计算机组成原理习题参考答案解析

完美WORD格式第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？ 如果存储器由512KX 8位SRAM芯片组成，需要多少片?(3)需要多少位地址作芯片选择？解：(1) 该存储器能存储：220 3=4M字节82020需要=8片232 _ 232512K8 2198(3)用512K 8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址 进行芯片选择。2、已知某64位机主存采用半导体存储器，其地址码为 26位，若使用4M X 8位 的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M X 64位，共需几个内存条？(2) 每个内存条内共有多少 DRAM芯片？(3) 主存共需多少DRAM芯片？ CPU如何选择各内存条？解：26(1)共需-64 =4条内存条16M 汉 64 每个内存条内共有 型 64 =32个芯片4M汉826 主存共需多少-一 =64M 64 =128个RAM芯片，共有4个内存条，故4M汉8 4M汉8CPU选择内存条用最高两位地址 A24和A25通过2: 4译码器实现；其余的24根 地址线用于内存条内部单元的选择。3、用16KX 8位的DRAM芯片构成64KX 32位存储器，要求：(1)画出该存储器的组成逻辑框图。设存储器读/写周期为0.5卩S，CPU在1卩S内至少要访问一次。试问采用哪 种刷新方式比较合理？两次刷新的最大时间间隔是多少 ？对全部存储单元刷新一 遍所需的实际刷新时间是多少？解：(1)用16K X 8位的DRAM 芯片构成64K X 32位存储器，需要用64K3216K8-4 4=16个芯片，其中每4片为一组构成16K X 32位进行字长位专业整理知识分享数扩展(一组内的4个芯片只有数据信号线不互连分别接D0、D7、D.D15、Dl6、D23和D24、D31，其余同名引脚互连)，需要低14位地址(Ao A3)作为模块内各 个芯片的内部单元地址分成行、列地址两次由 Ao、A6引脚输入；然后再由4 组进行存储器容量扩展，用高两位地址 A14、A15通过2： 4译码器实现4组中选择 一组。画出逻辑框图如下。Ao、Ai3A14A15Ao ： A6A o、A6Ao、A6Ao、A6Do.7Do.7Do.7CPU(1)(5)(9)(13)D8J5D8.15D8.15D8.15(10)(14)(11)(15)D 24 .31D 24.31(4)(8)(12)(16)WEWEWEWERASRASDo、D31RASoRAS12-4RAS2译码RAS3D 16 .23D 16.23Dog RASD16.23D16 .23D24 .31D24 .31WEXRAS设刷新周期为2ms,并设16K 8位的DRAM结构是128 128 8存储阵列， 则对所有单元全部刷新一遍需要128次(每次刷新一行，共128行)J若采用集中式刷新，则每2ms中的最后128 0.5七=64七为集中刷新时间， 不能进行正常读写，即存在64七的死时间J若采用分散式刷新，则每1七只能访问一次主存，而题目要求 CPU在1卩S 内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不 是最适合的J比较适合采用异步式刷新：采用异步刷新方式，则两次刷新操作的最大时间间隔为2mS =15.625七，可取12815.5七；对全部存储单元刷新一遍所需的实际刷新时间为： 15.5七128=1.984ms； 采用这种方式，每15.5七中有0.5=s用于刷新，其余的时间用于访存(大部分时 间中1七可以访问两次内存)。4、有一个1024KX 32位的存储器，由128KX 8位的DRAM芯片构成。问：(1) 总共需要多少DRAM芯片？(2) 设计此存储体组成框图。(3) 采用异步刷新方式，如单元刷新间隔不超过 8ms，则刷新信号周期是多少？ 解：(1)需要1024 K 32128K 8-8 4=32片，每4片为一组，共需8组设该128K 8位的DRAM芯片的存储阵列为512 256 8结构，则如果选择一 个行地址进行刷新，刷新地址为 Ao A8，那么该行上的2048个存储元同时进行 刷新，要求单元刷新间隔不超过8ms，即要在8ms内进行512次刷新操作。采用 异步刷新方式时需要每隔8ms=i5.625s进行一次，可取刷新信号周期为15.5s。5125、要求用256KXI6位SRAM芯片设计1024KX32位的存储器。SRAM芯片有两个控 制端：当CS有效时，该片选中。当W/R = 1时执行读操作，当W/R=0时执行写操 作。解:1024 K 32256K 16共需8片，分为4组，每组2片即所设计的存储器单兀数为1M，字长为32，故地址长度为20位（A19Ao），所 用芯片存储单元数为256K，字长为16 位,故占用的地址长度为18位（A17Ao）。 由此可用字长位数扩展与字单元数扩展相结合的方法组成组成整个存储器 字长位数扩展：同一组中2个芯片的数据线，一个与数据总线的 D15Do相连,一个与D31D16相连；其余信号线公用(地址线、片选信号、读写信号同名引脚互 连)字单元数扩展：4组RAM芯片，使用一片2:4译码器，各组除片选信号外，其 余信号线公用。其存储器结构如图所示&用32KX 8位的E2PROM芯片组成128K X 16位的只读存储器，试问:(1) 数据寄存器多少位？(2) 地址寄存器多少位？2(3) 共需多少个E PROM芯片？(4) 画出此存储器组成框图。解：(1)系统16位数据，所以数据寄存器16位(2) 系统地址128K = 217,所以地址寄存器17位(3) 共需128K 16 =4 2 =8片，分为4组，每组2片3218(4) 组成框图如下7 .某机器中，已知配有一个地址空间为0000H、3FFFH的ROM区域。现在再用一 个RAM芯片(8K X 8)形成40K X 16位的RAM区域，起始地为6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线为Ai5、A,数据总线为Dis D0,控制信号为R/W (读/写),MREQ (访存)，要求: (1)画出地址译码方案。 将ROM与RAM同CPU连接 解：(1)由于RAM芯片的容量是8K X 8,要构成40KX 16的RAM区域，共需要40K 168K 8=5 2 =10片，分为5组，每组2片；8K=213，故低位地址为13位: A12A0每组的2片位并联，进行字长的位扩展有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A5A13 作译码器的选择输入信号 地址分配情况:各芯片组各组地址区间Ai5Al4A13138的有效输出YiROM0000H 3FFFH000Y0001Y1010丫2RAM16000HJFFFH011丫3RAM28000HQFFFH100丫4RAM3A000HBFFFH101丫5RAM4C000H-DFFFH110丫6RAM5E000H-FFFFH111丫7注：RAM1 -RAM5各由2片8K8芯片组成，进行字长位扩展各芯片组内部的单元地址是A12A由全0到全1(2) ROM、RAM与CPU的连接如图:D0.78K 8CS8K 8CS8K 8CSD0.78K 8CSCPUR/ WAo A12D8 .15MREQA15A14A13ROM16K 8OE丫5Q8KX8CSDoD78K 8CS3-8译码EoY28K 8CSA0&A128K 8CS8K 8CSA O-A12丫68K 8CSD8 .15Y78、设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T二100ns,数据总线宽度为64位，总线传送周期，.=50ns。求：顺序存储器和交叉存储器的带宽各是多少 ？解：顺序存储器和交叉存储器连续读出 m = 8个字的信息总量都是:q = 64 位 X 8 = 512 位顺序存储器和交叉存储器连续读出8个字所需的时间分别是:_7ti = mT = 8X 100ns = 8X 10 st2 = T+(m-1) t = 100ns+7X 50ns = 450 ns=4.5X 10-7 s顺序存储器和交叉存储器的带宽分别是：W1=q/t1=512/(8X 10-7)=64X 107位 /sW2=q/t2=512/(4.5X 10-7)=113.8X 107 位 /s 9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次 数为80次，已知cache存储周期为40ns,主存存储周期为240ns,求cache/主 存系统的效率和平均访问时间。解：cache的命中率：NcNc Nm24202420 80二 96.8%主存慢于Cache的倍率:tmtc24040-6Cache/主存系统的效率:1r (1 一 r)h86.2%6 -5 0.968平均访问时间:_tc _40一 e 一 0.862=46.4ns10、已知cache存储周期40ns,主存存储周期200ns, cache主存系统平均访问时 间为50ns,求cache的命中率是多少？ 解：已知cache/主存系统平均访问时间ta=50ns由于 ta -h tc (1 -h)tm所以有 h 二乩土 二 20050 = 93.75%tm tc200 4011、某计算机采用四体交叉存储器，今执行一段小循环程序，此程序放在存储器 的连续地址单元中，假设每条指令的执行时间相等，而且不需要到存储器存取数 据，请问在下面两种情况中(执行的指令数相等)，程序运行的时间是否相等。(1) 循环程序由6条指令组成，重复执行80次。(2) 循环程序由8条指令组成，重复执行60次。解：设取指周期为T,总线传送周期为T ,每条指令的执行时间相等，并设为to, 存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采 用流水线存取方式，两种情况程序运行的总的时间分别为： t = (T+5 T +6to)*8O = 80T+400 t +480 to t = (T+7 t +8to)*6O = 60T+420 t +480 to所以不相等12、一个由主存和Cache组成的二级存储系统，参数定义如下：Ta为系统平均存 取时间，Ti为Cache的存取时间，T2为主存的存取时间，H为Cache命中率， 请写出Ta与Ti、T2、H参数之间的函数关系式。解：Ta = H Ti (1 一 H ) T2 13、一个组相联cache由64个行组成，每组4行。主存储器包含4K个块，每块 128个字。请表示内存地址的格式。解：主存4K个块，每块128个字，共有4K 128=219个字，故主存的地址共19位； 共4K个块，故块地址为12位；每块128个字，故块内的字地址为7位Cache有64行，每组4行，共16组，故组号4位，组内页号2位 组相联方式是组间直接映射，组内全相联映射方式；所以主存的块地址被分为两部分：低 4位为在cache中的组号，高8位为标记字 段，即19位内存地址的格式如下：tag组号字地址8位4位7位14、有一个处理机，内存容量 1MB，字长1B，块大小16B，cache容量64KB， 若cache采用直接映射式，请给出2个不同标记的内存地址，它们映射到同一个 cache 行。解：Cache共有64KB = 212个行，行号为12位16B采用直接映射方式，所以cache的行号i与主存的块号j之间的关系为：i = j mod m， m为cache的总行数20位的内存地址格式如下：tag行号字地址4位12位4位两个映射到同一个cache行的内存地址满足的条件是：12位的行号相同，而4 位的标记不同即可，例如下面的两个内存地址就满足要求：0000 000000000000 0000=00000H 与0001000000000000 0000=10000H15、假设主存容量16M 32位，cache容量64K 32位，主存与cache之间以每块4 32位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。解： 由已知条件可知Cache共有64K年位=214个行，行号为14位4汉32位主存共有 列 32位 = 222个块，块地址为22位，由行号和标记组成 4汇32位cache的行号i与主存的块号j之间的关系为：i = j mod m， m为cache的总行数设32位为一个字，且按字进行编址，则24位的内存地址格式如下：tag行号字地址8位14位2位补充：从下列有关存储器的描述中，选择出正确的答案：A 多体交叉存储主要解决扩充容量问题。B 访问存储器的请求是由CPU发出的。C. cache与主存统一编址，即主存空间的某一部分属于cachesD. cache的功能全由硬件实现。答：Denjoy the trust of得到的信任 have / put trust in信任 in trust受托的，代为保管的take .on trust对不加考察信以为真trust on信赖 give a new turn to对予以新的看法 turn around / round转身，转过来，改变意见 turn back 折回，往回走 turnaway赶走，辞退，把打发走，转脸不睬，使转变方向turn to转向，(for help )向求助，查阅， 变成；着手于think through 思考直到得出结论，想通think of想到，想起，认为，对有看法/想法