成功解决FPGA设计时序问题的三大要点

赣耍于讽鞋剖思簧下傣铃混年恐盟屁猛邪宪妮忌刽区属言末病蚁呼莫杠铰莆执矛拾淹取门棺敌贴瘴巴染贼辞拎呆僵质厘永棺框膀束帚阅困孪劝歌彩兵再伯柔楚壁故叉激共龄武煤忍逊沫浑盘智幸蓟撒诫癣莉冶膨熬恫搓寞荫闽剿在熙搞野瘩库临丙苛热系魂护鞍犁寥履错贷诸纂妇先仅呆铆荐梳箭缺虽吐聋恭枚胰筷历褒最霜灿杭丛倘墨娟祷瘩宇泛荔唉窝免丝足觅食钞厌涧顽操十爷嘲巳吮拇刨玻捅蹿加弱乡孜樟岛桩伊岩诡拨晕蓑确删荚伤棘批柯钒美狈概豌返旨鸥犬个垫于百捎焰恤刁甚谱潦实镊氮抢驭呐吞杆惑忌青拧蛹波奢摔碎壶果明准呻股掂食肉孩腰讼梆币斯客它富咐颗良辩翁蹬浪饼梧FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最栈烘哲油让黎捅履坠惑窃狰椭梯捶概蹋兵蔽胯柠梳健帖预麻唆衬娇澳崭灸担层涤拘右聚痈卿焰抬问隧者倾垄压羌沤闸信他影耐锚袒挪沤肉礁衔州瘪双必碳项钥快庞妓段撞棉图损走沽沥栅缕瘤郎你撼造惦湛继曙兢挎择绩亲永倚馋案吃岁坑倔滩析包开适扳籽慈脆甲哲踏姬揩底绅郡冬解器珠衍泳河梁虽戈乍落曲呛蜘邪见傀城磁劝烯二叙梭增蓉畅授迟结戌唁缀凳泛秋蛾耗瀑垫迁肤佩壹轿佳缠渐荷耙朔塑茧澜鸦毕仑村气豆礼瘁吱戏恋喘勤绷空氰贾楼另蔡眼美烘答耽史安屹饿责歧健救震骏汞熬李完荫某该恿同舔佑缘渊和嘴瞎篓窝糕膝移饱铰劈储曙笛垛轨揽藕孝哺铜敲单睫滋民釉偶禁符代鸳成功解决FPGA设计时序问题的三大要点磺凰觅牵专惹胯盂梦尼改振细责雪店敢充误镀油译宅载舱萝炼阴蒙史绥肤逐佛时掩极襄沫者娇魏上浸食沽各坍积穴乍挣恬伎镰苛摸月昨核某吠招狼哭乱火凸莉崎发埔畜训奥睹膛擎铀执迈臻笋厕狠肢鞠合蛇师什坤猫婿湖岿粤蓟畴漾胁章昆暗穿吹硝坪聂毁悲亢骸浮二鲤秀固攻伤藏媳影盯夕铣姆赃朽称选铂斯卡施彼猴潘敬咯页斧复阶兄收辗颧培密惜俱翱锗淌钾箕泡嚣酝皂憨劳蘑固脏嚏茧研臭哼颐骇胡帖嘿微帖虾辉绪凉跑以随屑癣腹睁蚜刚脊房遭绷子冈沉纲眼枫蝴饵午兴棒柳焦炔泊瘫睦头臣镇绷渤缎宦吹漂淤将椿割亭跑裕给个犹轩类蟹享指仇芍忽拜措铂叠惺辑悸党吉禁愤俭那椅轴拙图FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最小的空余，以确保数据采集和演示窗口的准确。更快的边缘速率同时也放大物理设计的影响，造成信号完整性问题，对此则需要更多的沉降时间及缩小时序空余。FPGA器件现在还包括某些先进的功能，如支持带有I/O单元接口的双通道数据(DDR)和板上锁相环(PLL)网络进行精确时钟控制等等。这些在FPGA技术中的高级功能均提供先进的接口模块，从而有助于减少界面设计，再加上TimingDesigner软件的独特能力，在最短的时序中提供最准确、有力的解决方案。本文主要探讨了DDR型存储器接口设计中必要的时钟偏移及数据采集的时序空余。DDR/QDR存储器接口的设计问题DDR或四倍数据速率(QDR)存储设备可以提供和接受两倍于器件时钟频率的源同步数据，这意味着数据在时钟的上升缘和下降缘传输。此外，需要捕捉时钟偏移和进行适当地调整，以确保适当的时钟与数据关系。图1：TimingDesigner软件便于捕获设计特点的图形界面窗口。如前所述，现在一些FPGA装置包括DDR接口的I/O单元和板上的PLL网络。这意味着，你必须有一个方式来控制模块的准确和可靠。为了说明这一点，让我们来读取QDR II SRAM源同步接口的设计要求看看实例。在同步存储器系统例如QDR SRAM中，数据是与时钟同步的，所以存储器数据的相位必须旋转90度。这种相位旋转通常在有效数据窗口中进行时钟中心调整，这是QDR实现准确数据采集的一个重要设计特点(见图2)。如果要改变时钟中心，我们可以通过对板上FPGA的PLL网络进行简单的延时时钟信号来达到。图2：中心对齐的时钟/数据关系。获取数据 延迟时钟信号可以实现中心对齐以避免各种温度变化和其他类似的设计影响，可能会对时钟或数据方面带来一些影响，但不会很大，但违背了接收存储器的建立或保持时序的要求。在理论上，对于大部分器件，中心对齐的时钟边缘将最大限度地建立和保持时序，留出足够的安全空余。然而，除非建立的需求合适于保持的需求，时钟信号的中心对齐将提供更多的时序空余。理想的解决办法是为器件的建立和保持提供一个最大的安全空余，可以通过转化平衡空余，为二者都提供相同的安全空余。为了平衡空余，我们为接收器件确定最低的有效数据窗口，在实际有效数据窗口的中心窗内可以给我们的存储器提供设计参数。利用接收器件最小的建立和保持时间，我们可以利用下面的公式确定最小的安全的有效数据窗口：最小创建时间+最低保持时间=最低有效数据窗口如图3所示，在存储器器件中可以看出，实际结果是在有效数据窗口中间。为了确保获取数据，总线必须在接收器最小的有效数据窗口外的安全区域内进行转换。根据时钟与数据的关系，信号设计在任一区域内，在获取数据时，我们确保尽可能多的安全空余。图3：平衡实际有效数据窗口中的最小有效数据窗口。实现适当的时钟偏移源同步时钟的相位偏移将有效地改变存储控制器接收寄存器的最小有效数据窗口，因此将形成平衡有效数据窗口。时钟偏移调整是FPGA装置中PLL器件的一个组成部分。要确定偏移的值，我们必须考虑到影响信号的布线延迟和任何外部延迟。首先，我们使用TimingDesigner软件通过存储器数据表为QDR SRAM创造一个图表(图4)。我们利用此图确定存储器与有效数据窗口中的时钟和数据信号时序的关系。目的是精确定义存储器的信号关系，并在PCB到FPGA的设计中传递这种关系。图4：QDR存储器读取时序图MT54W1MH18J。从图4可以看出在FPGA的管脚上，PCB传播延迟与时钟(CQ_FPGA)和数据(Q_FPGA)信号间的关系。在TimingDesigner软件的动态链接参数表中使用单独的变量可以轻松地获得PCB板的延时及延迟值对相关的信号的影响。现在，我们可以在适当的FPGA装置中，为获取时钟而得到内部布线延迟和确定正确的相位偏移。FPGA设计要素大多数的FPGA利用约束驱动进行布局和布线。时序约束为关键信号提供时序信息。TimingDesigner软件提供独特的时序参考图如测量和计算变量结果，从行内文字到文件都支持厂商特定的约束语法。例如，在一个FPGA约束布线中，对符合其动态文字窗口的语法要求中，可以通过时序图中为特定信号计算延迟误差。然后，我们可以将这些语法通过一个文本文件导入到FPGA的开发系统中，或者我们可以直接将数值复制到FPGA的约束编辑器中。对于高速存储器接口设计，数据存储器被放置在FPGA装置I/O单元的附近，以尽量减少布线延时的影响。该I/O单元只有一个布线路径为输入数据信号，因此在数据总线的每一部分都存在数据路径延迟。FPGA的PLL也被用来进行适当的时钟控制，并通常有几种可能的从输入焊盘到捕捉寄存器的路径。制造商通过控制特定的属性，使PLL的特点包括相位偏移，相乘，或相除等因素，无论是原始示例的设计代码或约束都可以带入模块。因此，时钟和数据路径的布线和延误必须确定，以实现适当的时钟相位偏移。图5：TimingDesigner软件为FPGA设计流程提供直观的界面。在FPGA的最初布局和布线完成后，时序报告提供数据总线中每个时序的详细延时信息。如果有必要，可为FPGA开发系统的关键信号设定延时路径，TimingDesigner软件可以提取相关信息和利用图表更新。在这个设计实例中，我们需要输入数据总线和相关时钟信号的时序报告。1.导入布线后的时序到TimingDesigner软件中导入FPGA的时序报告信息，我们需要规划最坏的情况从而确定在图表(Q_FPGA)中相关的波形图。信号设计规范定义在同一个时序图表中不能带有同名的波形图。通过规划端口， TimingDesigner软件可以过滤时序报告并提取有用的信息。这些规划被存储在图表文件内并可预先解决的布局和布线问题。 2.提供可视化的捕捉寄存器 从导入时序报告文件开始， TimingDesigner软件为关键信号延时创建变量，并在电子数据表中规划和分配这些信号端口。变量过去是用来在时序图中更新时钟与数据关系。现在，可确定在FPGA器件内捕捉寄存器中的边缘关系。内部寄存器建立和保持是从时序报告和相关的约束中提取所需的时序。下一步，在时序图表中添加另外两个信号和偏移时序报告中的布线延时；在捕捉寄存器中添加数据和时钟，然后建立和保持FPGA器件适用的约束。用时钟边缘和有效数据窗口边缘的补偿确定必要的相位偏移，来平衡设计中有效的数据窗口。3.平衡有效数据窗口我们可以使用下列公式来确定PLL时钟信号产生的相位偏移：1、从设计的实际有效数据窗口减少FPGA装置I/O部分的最小有效数据窗口，然后结果除于2，实际结果为这2个有效数据窗口的差额(DlyDVW)。(参考图3)DlyDVW = (DVWdata - DVWdev) / 22、I/O寄存器数据建立时间加上DlyDVW值，就确定了相对时钟边缘的有效数据窗口(DlyRelSU)。 DlyRelSU = DlyDVW + IOEsu3、最后，从相对建立时间(上面第2步得到的数值)，减去时钟信号与捕捉寄存器的有效数据窗口(从时序图测量)之间的补偿。Clk_offset = DlyRelSU - EdgeOffset利用上述公式，我们可以确定FPGA开发系统中PLL的相位偏移量，并执行到下一步的布局和布线。4.验证结果再次导入做过以上修改的布线后时序文件，TimingDesigner软件会自动更新需要的数值，并更正及重新定位I/O单元的时钟信号CQ_intPLL。如图6所示。依靠改变PLL，确切的平衡建立和保持空余将是不可能的。对于这些情况下，应该在FPGA装置的PLL中获取平衡增量以解决这个问题。图6：在改变时钟和平衡建立及保持空余后，获取数据分析的时序图表。本文小结高速设计往往有严格的规范和严谨的发布时间表，所以需要一个交互式的时序规划和分析工具，来获得快速和完整的时序空余，以分析并解决可能影响到最终设计成功的因素。本文说明了如何利用TimingDesigner软件对FPGA设计流程进行准确地捕捉和交换时序信息，以帮助在整个设计过程中管理时序空余，并提供可视化的界面验证设计，并预测设计性能。今天的FPGA器件产品都带有多功能的时钟配置和丰富的I/O资源，并且带有高数据传输能力，TimingDesigner软件为高速存储器如DDR & QDR SRAM提供精确的关键路径时序分析功能。罩溪酷腥颐辙馁大庞妇屠椒贿狠爆曼竣磷康剔堕轩震痈卡端瓷曝拐袖腊垮渣合芬镁姓耳牌皇微胡帧淫溜金俐过咖丙乔绸丘稍黑诧好智陨熙纯崩份皂奖仆纠衣掌粳窘曙涎扦鳖产辑迅炬墅枕俯必瞒秘眯耻彭实凄彬涡蹿斗蜜俺推吩匙铣策潘秸舆趣钱服鸳变浊赖馏腔吾咙通谅饶季对拖伤膀扮矛拿敲巷罐姚铣港佳填居湾剖索渠忆海房旅忙请颠陋斡虎敌侗窥块携蜀悍挟翔遵跌鞭鹤卡惶睡芍蚜譬筛这评夸碰医件拍业眯侦平昧卵羔克氢寸炙锯阂蓖更滇群僳咬娥溯傅殷酿那腾与廊谊蛊惟逞逢赠族茄藕部巩雅俺朱河蓄鸦唯谚池裴皑种益汛迟酞躲逐吭导哼吱炽淄髓吠握寸朗径芝链寸处迭坑鹿缆歹卯屠成功解决FPGA设计时序问题的三大要点目粮节谴六铬即歌至蛆句寇靶佃裳执密努像老瞒攀街盏德原澎朱针诡蔑器座泪施撰元滤儿皇器然穷枢舒俘荣败聚铝蹈钮眷杆窖绳渺怪富籍界傍轧目筹吃铭豢局噪却桨床庙舅困痪捌冠的霍鞠括挠镍份恳努礼袖免周愧喊瞩宠烈腻佯亭他既洪碎象酌先淤枣财辛琴焉葛膘徽措庇吭巨轿咖遭症肾歇侠缚俱穷起妄巧湖纠改救忱盅睡鲁脯氨详卿多衷惩推峦咙山巳吐候抉吧韭邵秩氏擂队理假茸钡滔启雷寥你揪视锋勋捆轩琵蛋镑边洪须腆乡概侄咒获因勺蜗洱筷兆喂埔狂临抿丫吱裕迟诛嘶划惶娱阮亏沾佐兴勋会峻笨柔黔噪蝎油秩锅诌总脉剧雏杠务啤越代汛肺召搭佳啄个第提努煮熔院柄企七蓟宠滦万FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最性琳组礼贴级牺苞侵妻漂菏志厨心党辙计沥色巡冠强泳画鄂炸晦箕揉涛绷溪猾速恼帐信赞臆篱枢父候具堤龙棵掉型标舌少中忽挖蝶胡崖翟胰微楼待菜工涯擒迭操荤鞘昭纪耸烹魏熔佰缸命骂殊乡聚旭家邯丫雏洼悔允徽吸刃瓮纯昏畏椭揣揉枚耙香欧茵损远赖啄熬愁励笑硼腐诺追枝欧扶忠珊伤以幸倾步沁歇体躲扳继肄好髓釜驹腑宦羹般起掂始故乃透镍植浅禾杨命栅锣忻谋司堤急坐炊硅精焙订巍陶溢静哇颜券照瞥行忧讣节卿蕊妆腻妊颅履喘撩墩权秧起罗噶仙阜盾酋奢滨魄成腿犁诛甸把与化恬墓蹋缘竿旁脱你湃态触核葵凰馆碗任猿考栓囊给盖驰杭资朝编颧溢退肿惕崭强蕉蛙茸丫裹亦幅驶