半导体制造工艺流程

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,半导体制造工艺流程,半导体相关知识,本征材料：纯硅,9-10,个,9,250000.cm,N,型硅： 掺入,V,族元素,-,磷,P,、砷,As,、锑,Sb,P,型硅： 掺入,III,族元素,镓,Ga,、硼,B,PN,结：,N,P,-,-,-,-,-,-,+,+,+,+,+,半,导体元件制造过程可分为,前段（,Front End,）制程,晶圆处理制程（,Wafer Fabrication,；简称,Wafer Fab,）、,晶圆针测制程（,Wafer Probe,）；,後段（,Back End,）,构装（,Packaging,）、,测试制程（,Initial Test and Final Test,）,一、晶圆处理制程,晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程,，以微处理器（,Microprocessor,）为例，其所需处理步骤可达,数百道,，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与,含尘（,Particle,）均需控制的无尘室（,Clean-Room,），虽然详细的处理程序是随著产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适,当的清洗（,Cleaning,）之後，接著进行氧化（,Oxidation,）及沈积，最後进行微影、蚀刻及离子植入等反覆步骤，以完成晶圆上电路的加工与制作。,二、晶圆针测制程,经过,Wafer Fab,之制程後，晶圆上即形成一格格的小格,，我们称之为晶方或是晶粒（,Die,），在一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆,上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测（,Probe,）仪器以测试其电气特性，,而不合格的的晶粒将会被标上记号（,Ink Dot,），此程序即,称之为晶圆针测制程（,Wafer Probe,）。然後晶圆将依晶粒,为单位分割成一粒粒独立的晶粒,三、,IC,构装制程,IC,構裝製程（,Packaging,）：利用塑膠或陶瓷包裝晶粒與配線以成積體電路,目的：是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。,半导体制造工艺分类,PMOS,型,双极型,MOS,型,CMOS,型,NMOS,型,BiMOS,饱和型,非饱和型,TTL,I2L,ECL/CML,半导体制造工艺分类,一 双极型,IC,的基本制造工艺：,A,在元器件间要做电隔离区（,PN,结隔离、全介质隔离及,PN,结介质混合隔离）,ECL,（不掺金） （非饱和型） 、,TTL/DTL,（饱和型） 、,STTL,（饱和型）,B,在元器件间自然隔离,I,2,L,（饱和型）,半导体制造工艺分类,二,MOSIC,的基本制造工艺：,根据,栅工艺分类,A,铝栅工艺,B,硅 栅工艺,其他分类,1,、（根据沟道）,PMOS,、,NMOS,、,CMOS,2,、（根据负载元件）,E/R,、,E/E,、,E/D,半导体制造工艺分类,三,Bi-CMOS,工艺：,A,以,CMOS,工艺为基础,P,阱,N,阱,B,以双极型工艺为基础,双极型集成电路和,MOS,集成电路优缺点,双极型集成电路,中等速度、驱动能力强、模拟精度高、功耗比较大,CMOS,集成电路,低的静态功耗、宽的电源电压范围、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与,TTL,电路兼容。电流驱动能力低,半导体制造环境要求,主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属例子。,超净间：洁净等级主要由,微尘颗粒数,/m,3,0.1um 0.2um 0.3um 0.5um 5.0um,I,级,35 7.5 3 1 NA,10,级,350 75 30 10 NA,100,级,NA 750 300 100 NA,1000,级,NA NA NA 1000 7,半,导体元件制造过程,前段（,Front End,）制程,-,前工序,晶圆处理制程（,Wafer Fabrication,；简称,Wafer Fab,）,典型的,PN,结隔离的掺金,TTL,电路工艺流程,一次氧化,衬底制备,隐埋层扩散,外延淀积,热氧化,隔离光刻,隔离扩散,再氧化,基区扩散,再分布及氧化,发射区光刻,背面掺金,发射区扩散,反刻铝,接触孔光刻,铝淀积,隐埋层光刻,基区光刻,再分布及氧化,铝合金,淀积钝化层,中测,压焊块光刻,横向晶体管刨面图,C,B,E,N,P,PNP,P+,P+,P,P,纵向晶体管刨面图,C,B,E,N,P,C,B,E,N,P,N+,p+,NPN,PNP,NPN,晶体管刨面图,AL,SiO,2,B,P,P+,P-SUB,N+,E,C,N+-BL,N-epi,P+,1.,衬底选择,P,型,Si,10.cm 111,晶向,偏离,2,O,5,O,晶圆（晶片）,晶圆（晶片）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成,冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分,解过程，制成棒状或粒状的多晶硅。一般晶圆制造厂，将多晶硅融解,后，再利用硅晶种慢慢拉出单晶硅晶棒。一支,85,公分长，重,76.6,公斤的,8,寸,硅晶棒，约需,2,天半时间长成。经研磨、抛光、切片后，即成半导体之原料,晶圆片,第一次光刻,N+,埋层扩散孔,1,。减小集电极串联电阻,2,。减小寄生,PNP,管的影响,SiO,2,P-SUB,N+-BL,要求：,1,。 杂质固浓度大,2,。高温时在,Si,中的扩散系数小，,以减小上推,3,。 与衬底晶格匹配好，以减小应力,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,-,清洗,N+,扩散,(P),外延层淀积,1,。,VPE,（,Vaporous phase epitaxy),气相外延生长硅,SiCl,4,+H,2,Si+HCl,2,。氧化,TepiXjc+Xmc+TBL-up+tepi-ox,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,第二次光刻,P+,隔离扩散孔,在衬底上形成孤立的外延层岛,实现元件的隔离,.,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,N-epi,P+,P+,P+,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,-,清洗,P+,扩散,(B),第三次光刻,P,型基区扩散孔,决定,NPN,管的基区扩散位置范围,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,基区扩散,(B),第四次光刻,N+,发射区扩散孔,集电极和,N,型电阻的接触孔,以及外延层的反偏孔。,AlN-Si,欧姆接触：,N,D,10,19,cm,-3,，,SiO,2,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N+,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,扩散,第五次光刻,引线接触孔,SiO,2,N+,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N-epi,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,第六次光刻,金属化内连线：反刻铝,SiO,2,AL,N+,N+-BL,P-SUB,N-epi,N+-BL,P+,P+,P+,P,P,N-epi,去,SiO2,氧化,-,涂胶,烘烤,-,掩膜（曝光）,-,显影,-,坚膜,蚀刻,清洗,去膜,清洗,蒸铝,CMOS,工艺集成电路,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,1,。光刻,I-,阱区光刻，刻出阱区注入孔,N-Si,N-Si,SiO,2,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,2,。阱区注入及推进，形成阱区,N-Si,P-,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,3,。去除,SiO,2,，,长薄氧，长,Si,3,N,4,N-Si,P-,Si,3,N,4,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,4,。光,II-,有源区光刻,N-Si,P-,Si,3,N,4,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,5,。光,III-N,管场区光刻，,N,管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。,光刻胶,N-Si,P-,B+,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,6,。光,III-N,管场区光刻，刻出,N,管场区注入孔；,N,管场区注入。,N-Si,P-,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,7,。光,-p,管场区光刻，,p,管场区注入， 调节,PMOS,管的开启电压，生长多晶硅。,N-Si,P-,B+,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,8,。光,-,多晶硅光刻，形成多晶硅栅及多晶硅电阻,多晶硅,N-Si,P-,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,9,。光,I-P+,区光刻，,P+,区注入。形成,PMOS,管的源、漏区及,P+,保护环。,N-Si,P-,B+,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,10,。光,-N,管场区光刻，,N,管场区注入，形成,NMOS,的源、漏区及,N+,保护环。,光刻胶,N-Si,P-,As,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,11,。长,PSG,（磷硅玻璃）。,PSG,N-Si,P+,P-,P+,N+,N+,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,12,。光刻,-,引线孔光刻。,PSG,N-Si,P+,P-,P+,N+,N+,CMOS,集成电路工艺,-,以,P,阱硅栅,CMOS,为例,13,。光刻,-,引线孔光刻（反刻,AL,）。,PSG,N-Si,P+,P-,P+,N+,N+,VDD,IN,OUT,P,N,S,D,D,S,集成电路中电阻,1,AL,SiO,2,R+,P,P+,P-SUB,N+,R-,VCC,N+-BL,N-epi,P+,基区扩散电阻,集成电路中电阻,2,SiO,2,R,N+,P+,P-SUB,R,N+-BL,N-epi,P+,发射区扩散电阻,集成电路中电阻,3,基区沟道电阻,SiO,2,R,N+,P+,P-SUB,R,N+-BL,N-epi,P+,P,集成电路中电阻,4,外延层电阻,SiO,2,R,P+,P-SUB,R,N-epi,P+,P,N+,集成电路中电阻,5,MOS,中多晶硅电阻,SiO,2,Si,多晶硅,氧化层,其它：,MOS,管电阻,集成电路中电容,1,SiO,2,A-,P+,P-SUB,B+,N+-BL,N+E,P+,N,P+-I,A-,B+,Cjs,发射区扩散层,隔离层,隐埋层扩散层,PN,电容,集成电路中电容,2,MOS,电容,Al,SiO,2,AL,P+,P-SUB,N-epi,P+,N+,N+,主要制程介绍,矽晶圓材料（,Wafer,）,圓晶是制作矽半導體,IC,所用之矽晶片，狀似圓形，故稱晶圓。材料是矽，,IC,（,Integrated Circuit,）厂用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態晶體內，眾多小晶體的方向不相，則為复晶體（或多晶體）。生成單晶體或多晶體与晶體生長時的溫度，速率与雜質都有關系。,一般清洗技术,工艺,清洁源,容器,清洁效果,剥离光刻胶,氧等离子体,平板反应器,刻蚀胶,去聚合物,H,2,SO,4,:H,2,O=6:1,溶液槽,除去有机物,去自然氧化层,HF:H,2,O1:50,溶液槽,产生无氧表面,旋转甩干,氮气,甩干机,无任何残留物,RCA1#(,碱性,),NH,4,OH:H,2,O,2,:H,2,O=1:1:1.5,溶液槽,除去表面颗粒,RCA2#(,酸性,),HCl,:,H,2,O,2,:H,2,O,=1:1:5,溶液槽,除去重金属粒子,DI,清洗,去离子水,溶液槽,除去清洗溶剂,光 学 显 影,光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。光学显影主要包含了感光胶涂布、烘烤、光罩对准、 曝光和显影等程序。,关键技术参数,:,最小可分辨图形尺寸,Lmin(nm),聚焦深度,DOF,曝光方式,:,紫外线、,X,射线、电子束、极紫外,蝕刻技術（,Etching Technology,）,蝕刻技術（,Etching Technology,）是將材料使用化學反應物理撞擊作用而移除的技術。可以分為,:,濕蝕刻（,wet etching,）,:,濕蝕刻所使用的是化學溶液，在經過化學反應之後達到蝕刻的目的,.,乾蝕刻（,dry etching,）,:,乾蝕刻則是利用一种電漿蝕刻（,plasma etching,）。電漿蝕刻中蝕刻的作用，可能是電漿中离子撞擊晶片表面所產生的物理作用，或者是電漿中活性自由基（,Radical,）与晶片表面原子間的化學反應，甚至也可能是以上兩者的复合作用。,现在主要应用技术,:,等离子体刻蚀,常见湿法蚀,刻,技,术,腐蚀液,被腐蚀物,H,3,PO,4,(85%):HNO,3,(65%):CH,3,COOH(100%):H,2,O:NH,4,F(40%,）,=76,：,3,：,15,：,5,：,0.01,Al,NH,4,(40%):HF(40%)=7:1,SiO2,PSG,H,3,PO,4,(85%),Si3N4,HF(49%):HNO,3,(65%):CH,3,COOH(100%)=2:15:5,Si,KOH(3%50%),各向异向,Si,NH,4,OH:H,2,O,2,(30%):H,2,O=1:1:5,HF(49%):H,2,O=1:100,Ti ,Co,HF(49%):NH,4,F(40%)=1:10,TiSi2,CVD,化學气相沉積,是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（,film,）的一种沉积技术。,CVD,技术是半导体,IC,制程中运用极为广泛的薄膜形成方法，如介电材料（,dielectrics,）、导体或半导体等薄膜材料几乎都能用,CVD,技术完成。,化學气相沉積,CVD,气体,气体,化 学 气 相 沉 积 技 术,常用的,CVD,技術有：,(1),常壓化學气相沈積（,APCVD,）；,(2),低壓化學气相沈積（,LPCVD,）；,(3),電漿輔助化學气相沈積（,PECVD,）,较为常见的,CVD,薄膜包括有：,二气化硅（通常直接称为氧化层）,氮化硅,多晶硅,耐火金属与这类金属之其硅化物,物理气相沈積（,PVD,）,主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。,PVD,以真空、測射、离子化或离子束等方法使純金屬揮發，与碳化氫、氮气等气體作用，加熱至,400,600,（約,1,3,小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等,1,10m,厚之微細粒狀薄膜，,PVD,可分為三种技術：,(1),蒸鍍（,Evaporation,）；,(2),分子束磊晶成長（,Molecular Beam Epitaxy,；,MBE,）；,(3),濺鍍（,Sputter,）,解,离,金,属,电,浆（淘气鬼）物,理,气,相,沉,积,技,术,解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部份。,离子植入（,Ion Implant,）,离子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫瞄率（晶圆通过离子束之次数）来控制，而离子植入之深度则由离子束能量之大小来决定。,化,学,机,械,研,磨,技,术,化学机械研磨技术（化学机器磨光，,CMP,）兼具有研磨性物质的,机械式研磨,与酸碱溶液的,化学式研磨,两种作用，可以使晶圆表面达到全面性的平坦化，以利后续薄膜沉积之进行。,在,CMP,制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响,CMP,制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。,制,程,监,控,量测芯片内次微米电路之微距，以确保制程之正确性。一般而言，只有在微影图案（照相平版印刷的,patterning,）与后续之蚀刻制程执行后，才会进行微距的量测,。,光罩检测（,Retical,检查）,光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利集成电路的制作。光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。,当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。,一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。,铜制程技术,在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，,由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，,让厂商得以生产速度更快、电路更密集，且效能可提升约,30-40,的芯片。亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。在半导体制程设备供货商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。,半导体制造过程,後段（,Back End,）,-,后工序,构装（,Packaging,）：,IC,構裝依使用材料可分為陶瓷（,ceramic,）及塑膠（,plastic,）兩種，而目前商業應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（,die saw,）、黏晶（,die mount / die bond,）、銲線（,wire bond,）、封膠（,mold,）、剪切,/,成形（,trim / form,）、印字（,mark,）、電鍍（,plating,）及檢驗（,inspection,）等。,测试制程（,Initial Test and Final Test,）,1,晶片切割（,Die Saw,）,晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 晶粒（,die,）切割分離。,举例来说：以,0.2,微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的,64M,微量。,欲進行晶片切割，首先必須進行 晶圓黏片，而後再送至晶片切割機上進行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了 膠帶的皺摺與晶粒之相互碰撞。,2,黏晶（,Die Bond,）,黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（,epoxy,）黏著固定。黏晶完成後之導線架則經由傳輸設 備送至彈匣（,magazine,）內，以送至下一製程進行銲線。,3,銲線（,Wire Bond,）,IC,構裝製程（,Packaging,）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（,Integrated Circuit,；簡稱,IC,），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會 向外拉出腳架（,Pin,），稱之為打線，作為與外界電路板連接之用。,4,封膠（,Mold,）,封膠之主要目的為防止濕氣由外部侵入、以機械方式支 持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。,5,剪切,/,成形（,Trim /Form,）,剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（,dejunk,）。成形之目的則是將外引腳壓成各種預先設計好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構 所組成。,6,印字（,Mark,）,印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規格及製造者等資訊。,7,檢驗（,Inspection,）,晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗。,8,封 装,制程处理的最后一道手续，通常还包含了打线的过程。以金线连接芯片与导,线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。,硅器件失效机理,1,氧化层失效：针孔、热电子效应,2,层间分离：,AL-Si,、,Cu-Si,合金与衬底热膨胀系数不匹配。,3,金属互连及应力空洞,4,机械应力,5,电过应力,/,静电积累,6 LATCH-UP,7,离子污染,典型的测试和检验过程,1,。芯片测试（,wafer sort,）,2,。芯片目检（,die visual,）,3,。芯片粘贴测试（,die attach,）,4,。压焊强度测试（,lead bond strength,）,5,。稳定性烘焙（,stabilization bake,）,6,。温度循环测试（,temperature cycle,）,8,。 离心测试（,constant acceleration,）,9,。渗漏测试（,leak test,）,10,。高低温电测试,11,。高温老化（,burn-in,）,12,。老化后测试（,post-burn-in electrical test,）,芯片封装介绍,一、,DIP,双列直插式封装,DIP(DualIn,line Package),绝大多数中小规模集成电路,(IC),其引脚数一般不超过,100,个。,DIP,封装具有以下特点：,1.,适合在,PCB(,印刷电路板,),上穿孔焊接，操作方便。,2.,芯片面积与封装面积之间的比值较大，故体积也较大。,Intel,系列,CPU,中,8088,就采用这种封装形式，缓存,(Cache),和早期的内存芯片也是这种封装形式。,Through-Hole Axial & Radial,DIP(,雙列式插件),Use(,用途):,Dual-Inline-Package,Class letter (,代號):,Depend,Value Code(,單位符號):,Making on component,Tolerance(,誤差):,None,Orientation(,方向性):,Dot or notch,Polarity(,极性):,None,Through-Hole Axial & Radial,SIP(,單列式插件),Use(,用途):,Single-Inline-Package for resistor network or diode arrays,Class letter (,代號):,RP, RN for resistor network, D or CR for diode array.,Value Code(,單位符號):,Value may be marked on component in the following way. E.g. 8x2k marking for eight 2K resistors in one resistor network.,Tolerance(,誤差):,None,Orientation(,方向性):,Dot, band or number indicate pin 1,Polarity(,极性):,None,Surface Mount Component (,表面帖裝元件),SOIC,SO,SOL,SOJ,VSOP,SSOP,QSOP,TSOP,Description,Small Outline IC,Small Outline,Small Outline, Large,Small Outline J-Lead,Very Small Outline Package,Shrink Small Outline Package,Quarter Small Outline Package,Thin Small Outline Package,#,of Pins,8-56,8-16,16-32,16-40,32-56,8-30,20-56,20-56,Body Width,Various,156,mils (3.97 mm),300-400,mils (6.63-12.2 mm),300-400,mils (6.63-12.2 mm),300,mils (6.63 mm),208,mils (5.3 mm),156,mils (3.97 mm),208,mils (5.3 mm),Lead Type,Gull-wing, J-lead,Gull-wing,Gull-wing,J-Lead,Gull-wing,Gull-wing,Gull-wing,Gull-wing,Lead Pitch,20,to 50 mils,50,mils (1.27 mm),50,mils (1.27 mm),50,mils (1.27 mm),25,mils (0.65 mm),25,mils (0.65 mm),25,mils (0.65 mm),20,mils (0.5mm),Surface Mount Component (,表面帖裝元件),PLCC,Description:Small Outline Integrated Circuit (SOIC),Class letter:U, IC, AR, C, Q, R,Lead Type :J-lead,# of Pins:20-84 (Up to 100+),Body Type:Plastic,Lead Pitch:50 mils (1.27 mm),Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component (,表面帖裝元件),MELF(,金屬電极表面連接元件),Description(,描述):,Metal Electrode Face (MELF) have metallized terminals cylindrical body. MELF component include Zener diodes, Resistors, Capacitors, and Inductors.,Class letter:Depends on component type,Value Range:Depends on component type,Tolerance:Depends on component type,Orientation:By polarity,Polarity:Capacitors have a beveled anode end. Diodes have a band at the cathode end.,二、,QFP,塑料方型扁平式封装和,PFP,塑料扁平组件式封装,QFP,（,Plastic Quad Flat Package,）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在,100,个以上。用这种形式封装的芯片必须采用,SMD,（表面安装设备技术）将芯片与主板焊接起来。采用,SMD,安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。,PFP,（,Plastic Flat Package,）方式封装的芯片与,QFP,方式基本相同。唯一的区别是,QFP,一般为正方形，而,PFP,既可以是正方形，也可以是长方形。,QFP/PFP,封装具有以下特点：,Surface Mount Component,PQFP,Description:Plastic Quad Flat Pack,Class letter:U, IC, AR, C, Q, R,Lead Type :Gull-wing,# of Pins:44 and up,Body Type:Plastic,Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm),Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,Surface Mount Component,QFP (MQFP),Description:Quad Flat Pack (QFP), Metric QFP (MQFP),Class letter:U, IC, AR, C, Q, R,Lead Type :Gull-wing,# of Pins:44 and up,Body Type:Plastic (Also metal and ceramic),Lead Pitch:12 mils (0.3 mm) to 25.6 mils (0.65 mm),Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,BGA,球栅阵列封装,当,IC,的频率超过,100MHz,时，传统封装方式可能会产生所谓的,“,CrossTalk”,现象，而且当,IC,的管脚数大于,208 Pin,时，传统的封装方式有其困难度。,三、,PGA,插针网格阵列封装,PGA(Pin Grid Array Package),芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成,2-5,圈。安装时，将芯片插入专门的,PGA,插座。为使,CPU,能够更方便地安装和拆卸，从,486,芯片开始，出现一种名为,ZIF,的,CPU,插座，专门用来满足,PGA,封装的,CPU,在安装和拆卸上的要求。,ZIF(Zero Insertion Force Socket),是指零插拔力的插座。把这种插座上的扳手轻轻抬起，,CPU,就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将,CPU,的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸,CPU,芯片只需将插座的扳手轻轻抬起，则压力解除，,CPU,芯片即可轻松取出。,PGA,封装具有以下特点：,1.,插拔操作更方便，可靠性高。,2.,可适应更高的频率。,四、,Surface Mount Component,BGA,Description:Ball Grid Array: PBGA Plastic BGA, TBGA Tap BGA, CBGA Ceramic BGA, CCGA Ceramic Column Grill Array,Class letter:U, IC, AR, C, Q, R,Lead Type :Ball Grid (Column Grill for CCGA),# of Pins:25 - 625,Body Type:Plastic, metal or ceramic,Lead Pitch:1.5 mm to 1.27 mm (50 mils),Orientation:Dot, notch, stripe indicate pin 1 and lead counts counterclockwise.,63,Sn-37Pb,PBGA,Plastic,Substrate,CCGA,Ceramic Substrate,90,Sn-10Pb,五、,CSP,芯片尺寸封装,随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到,CSP(Chip Size Package),。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的,IC,尺寸边长不大于芯片的,1.2,倍，,IC,面积只比晶粒（,Die,）大不超过,1.4,倍。,六、,MCM,多芯片模块,为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上用,SMD,技术组成多种多样的电子模块系统，从而出现,MCM(Multi Chip Model),多芯片模块系统。,集成电路相关知识,1,晶体管发明人：,1947/12,美国贝尔试验室,John Bardean,和,Walter Brattain,发明第一个点接触的晶体管,1948/1 William Shockley,提出结型晶体管理论。,集成电路发明人：,杰克。基尔比（,Jack Kilby,）,1958,年,9,月报第一块锗集成电路,集成电路相关知识,2,集成度：指每个芯片上的等效门数（,2IN-nAND,）,类别,数字集成电路,模拟,IC,MOS IC,双极,IC,SSI,10,2,100,2000,300,ULSI,特,10,7,10,9,GSI,巨大规模, 10,9,集成电路相关知识,3,摩尔定律,集成电路的集成度,每三年,提高,四倍,加工的特征尺寸,缩小,为,1/SQRT2,.,1965,年以来证明了其的存在。,微处理器发展年表,发布年代,型号,晶体管数,/,个,特征尺寸,um,1971,4004,2 250,8.0,1972,8008,3 000,8.0,1974,8080,4 500,6.0,1976,8085,7 000,4.0,1978,8086,29 000,4.0,1982,80286,134 000,1.5,1985,80386,275 000,1.5,1989,80486,1 200 000,1.0,1993,Pentium,3 100 000,0.8,1995,Pentium Pro,5 500 000,0.6,1997,Pentium II,7 500 000,0.35,1999,Pentium III,24 000 000,0.25,2000,Pentium IV,42 000 000,0.18,2002,Pentium IV,55 000 000,0.13,90,纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以,“,微米,”,做单位，微米,(mm),是纳米,(nm),的,1000,倍。我们常以工艺线宽来代表更先进的半导体技术，如,0.25,微米、,0.18,微米、,0.13,微米，,0.13,微米以下的更先进工艺则进入了纳米领域。,Best Wish For You,结束,