触发器及其应用

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第9章 时序逻辑电路,触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了,基本,RS,触发器，,JK,触发器，,D,触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的,应用电路,的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。,内容提要,9.1 触发器及其应用,触发器具有两个稳定状态，用以表示逻辑状态“,1,”和“,0,”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。,9.1.1基本,RS,触发器,图9.1.1,基本,RS,触发器,图为由两个与非门交叉耦合构成的基本,RS,触发器，它是无时钟控制低电平直接,触发的触发器。基本,RS,触发器具有置“,0,”、置“,1,”和“保持”三种功能。通常 称为置“,1,”端，因为 ,0,（,1,）时触发器,被置“,1,”；为置“,0,”端,因为 ,0,（,1,）时触发器被置“,0,”,当 ,1,时状态保持；,0,时，触发器状态不定，应避免此种情况发生，为基本,RS,触发器的功能表。基本,RS,触发器。也可以用两个“或非门”组成，此时为高电平触发。,输,入,输,出,S,R,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,1,1,Q,n,Q,n,1,1,表9.1.1 基本,RS,触发器的功能表,9.1.2,JK,触发器,在输入信号为双端的情况下，,JK,触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用,4027,B,双,JK,触发器，在,Multisim,环境下的引脚功能如图所示,。,JK,触发器的状态方程为,:,Q,n+1,J,Q,n,k,Q,n,J,和,K,是数据输入端，是触发器状态更新的依据，若,J、K,有两个或两个以上输入端时，组成“与”的关系。,Q,与 为两个互补输出端。通常把,Q0、1,的状态定为触发器“0”状态；而把,Q1，0,定为“1”状态。,图9.1.2 双,JK,触发器引脚排列,上升沿触发,JK,触发器的功能如表,输,入,输,出,S,D,R,D,CP,J,k,Q,n+1,Q,n+1,0,1,1,0,1,0,0,1,0,0,1,1,0,0,Q,n,Q,n,1,1,1,0,1,0,1,1,0,1,0,1,1,1,1,1,Q,n,Q,n,1,1,Q,n,Q,n,注：,任意态，,高到低电平跳变，低到高电平跳变，,Q,n,（,Q,n,）,现态,，,Q,n+1,（,Q,n+1,）,次态,，,不定态,JK,触发器常被用作缓冲存储器，移位寄存器和计数器。,9.1.3,D,触发器,在输入信号为单端的情况下，,D,触发器用起来最为方便，其状态方程为,Q,n+1,D,n,，,其输出状态的更新发生在,CP,脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前,D,端的状态，,D,触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型,号可供各种用途的需要而选用。如双,D74LS74、,四,D 74LS175、,六,D 74LS174、CD4042,等。,图9.1.3 为6,D CD4042,的引脚排列。功能如表。,9.1.3,CD4042,引脚排列图,表9.1.3,D,触发器功能表,输,入,输,出,S,D,R,D,CP,D,Q,n,1,Q,n,1,0,1,1,0,1,0,0,1,0,0,1,1,1,1,0,1,1,0,0,1,1,1,Q,n,Q,n,9.1.4 双,J-K,触发器组成的时钟变换电路,该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。图9.1.4所示电路是由双,J-K,触发器,CC4027,和四2输入端与非门,CC4011,构成的时钟变换电路。将,CC4027,的,J,端(脚)接至端(脚)，,K,端(脚)接至,Q,端(脚)，,CP,端(脚)接与非门,U2A,和门,U2C,的输入端。假设,Q,端初始状态为低电平“,o”,状态，当,CP,脉冲上升沿到达后，,Q,端变为高电平“1”状态，端为低电平“,o”,状态。,CP,脉冲和,Q,端输出经门,U2A,与非后送入反相器门,U2B，,输出一个与,CP,脉冲同步的脉冲。,图9.1.4 时钟变换电路,当第二个,CP,上升沿到达后，,Q,变为低电平“,o”,状态，变为高电平“1”状态。,CP,脉冲和端输出经门,U2C,与非后送入反相器门,U2D，,输出一个与,CP,脉冲同步的脉冲。,应当指出：经转换的双时钟脉冲，其频率为,CP,的二分之一，,Q,A,（QA）,与,Q,B,（QA）,相差180。,波形如图所示。,图9.1.5,Q,A,、Q,B,输出波形图,9.1.5 四锁存,D,型触发器组成的智力竞赛抢答器,智力竞赛抢答电路如图所示。该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。至于哪一位数据最先到来，则可从,LED,指示看出。该电路主要用于智力竞赛抢答器中。,图9.1.6 智力竞赛抢答电路,图所示电路是由四锁存,D,型触发器,CC4042，,双4输入端与非门,CC4012、,四2输入端或非门,CC4001,和六同相缓冲/变换器,CC4010,构成的智力竞赛抢答器。电路工作时，,CC4042,的极性端,EO(POL),处于高电平“1”，,E1(CP),端电平由和复位开关产生的信号决定。复位开关,K,5,断开时，,CC400l,的脚经上拉电阻接,VCC,由于,K,1,K,4,均为关断状态，,D,0,（DO）D,3,（D3）,均为低电平“0”状态，所以为高电平“1”状态，,CP,端为低电平“0”状态，锁存了前一次工作阶段的,数据。新的工作阶段开始，复位开关,K,5,闭合，,CC4001,的脚接地，,CC4012,的输出端脚也为低电平“0”状态，所以,E1,端为高电平“1”状态。以后，,E1,的状态完全由,CC4042,的输出端电平决定。一旦数据开关(,K,1,K,4,),有一个闭合，则,Q,0,（Q0）Q,3,（Q3）,中必有一端最先处于高电平“1”状态，,相应的,LED,被点亮，指示出第一信号的位数。同时,CC4012,的脚为高电平”1”状态，迫使,E1,为低电平“0”状态，在,CP,脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应,。,该电路还可用于数字系统中，可检测群脉冲的时序。图中的,K,1,K,3,开关如果是机械触点，则需对输入信号进行整形，以是高系统抗干扰能力。,CC4010,为电平接口电路，将,CMOS,集成电路高电平电压转换成适合,LED,工作的电压。,