集成电路工程设计

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,Click to edit Master title style,D,Click to edit Master text styles,Second Level,Third Level,Fourth Level,Fifth Level,EE141,*,A,E,33,工程设计,集成电路,工,工程设计,史江一,西安电子,科,科技大学,微,微电子学,院,院,2010,年,12,月,8,日,E-mail:jyshi,1,主要内容,通过开发,一,一款具体,芯,芯片工程,的,的过程，,掌,掌握现代,集,集成电路,的,的设计方,法,法。,开发一款,小,小规模芯,片,片,使用,VerilogHDL,进行芯片,功,功能描述,和,和设计建,模,模,遵循良好,的,的可综合,代,代码风格,通过针对,具,具体应用,研,研究实现,集,集成电路,的,的应用方,案,案开发与,实,实现。,2,一、课程,简,简介,3,课程形式,课堂（,48,学时）,题目实习,分组实践,选择题目,4,前导实践,性,性知识,集成电路,工,工程,设计流程,5,Top-DownDesignFlow,系统说明,建立系统,级,级模型、,仿,仿真,设计输入,逻辑综合,系统划分,前仿真,布局布线,版图参数,提,提取后仿,真,真,数据输出,GDS,System Level,LogicalLevel,PhysicalLevel,提出系,统,统的总,体,体指标,，,，包括,关,关键功,能,能、子,系,系统划,分,分、各,子,子系统,功,功能特,点,点以及,重,重要的,端,端口特,性,性、功,率,率消耗,、,、封装,要,要求以,及,及主要,的,的接口,要,要求；,VLSI,产品规,划,划,与,设计流,程,程,6,从,idea=,产品,7,8,代码,风格覆,盖,盖率,Code Coverage,指示,Verilog,代码描,述,述的功,能,能多少,被,被验证,。,。,有三种,计,计算方,法,法，,Statementcoverage(block coverage),，验证,过,过程中,，,，设计,代,代码被,执,执行的,语,语句数,量,量。监,视,视代码,执,执行过,程,程中的,异,异常或,一,一些标,注,注例外,。,。,Path coverage,，即分,支,支覆盖,率,率，在,设,设计中,往,往往通,过,过分支,控,控制语,句,句来完,成,成对功,能,能的控,制,制，将,所,所有分,支,支控制,语,语句的,控,控制状,态,态进行,组,组合，,产,产生一,定,定数量,语,语句执,行,行,path,。,Path coverage,指示所,有,有的语,句,句执行,path,是否都,得,得以执,行,行。,Expression Coverage,，即表,达,达式覆,盖,盖率，,指,指示分,支,支控制,语,语句的,控,控制条,件,件是否,全,全部有,效,效。,9,Statementcoverage,10,Path coverage,11,Expression coverage,12,综合,13,FloorPlan,14,Routing,15,Cadence Virtuoso,16,0.13um12.85x12.86mm,2,8Mgate Count,17,芯片照,片,片,metal4,18,ASIC,研制过,程,程,19,ASIC,研制过,程,程,20,二、工,程,程题目,21,题目,1,：,基于,8,位,MCU,系统的,电,电阻值,测,测量电,路,路,目标：,利,利用,8,位,MCU,来设计,一,一个电,阻,阻值测,量,量系统,，,，利用,该,该系统,可,可以测,量,量一个,可,可变电,阻,阻的阻,值,值。,设计要,求,求：,给出电,阻,阻测量,系,系统的,硬,硬件电,路,路原理,图,图设计,；,；电阻,值,值的计,算,算可以,采,采用软,件,件来进,行,行转换,得,得到，,将,将计算,得,得到的,电,电阻值,存,存放到,指,指定内,存,存变量,中,中，代,码,码可以,用,用汇编,完,完成；,定时测,量,量电阻,值,值，并,更,更新变,量,量，可,采,采用查,询,询方式,完,完成数,据,据采集,操,操作，,也,也可以,采,采用中,断,断的方,式,式来完,成,成上述,操,操作。,22,题目,2,：基于,8,位,MCU,系统的,PWM,电路的,产,产生,设计目,标,标,用,8,位,MCU,最小系,统,统设计,实,实现一,个,个脉冲宽,度,度调制,（,（,PWM,）,LED,灯调光电路，,由,由,8,位,MCU,最小系,统,统控制,的,的电路,可,可用于,控,控制外,部,部,LED,灯的亮,度,度。,设计要,求,求：,1.,给出脉,冲,冲调光,系,系统电,路,路原理,图,图设计,；,；,2.,脉冲宽,度,度的修,改,改可以,采,采用定,时,时修改,的,的方法,，,，定时,修,修改控,制,制脉冲,宽,宽度的,时,时间常,数,数值，,软,软件代,码,码可以,用,用汇编,完,完成；,23,题目,3,：基于,状,状态机,的,的一个,4,位转,8,位总线,桥,桥电路,设,设计,目标：,利用所,学,学过的,状,状态机,设,设计方,法,法，设,计,计一个,RTL,级电路，来,完,完成一个,4,位总线到,8,位总线的转,换,换桥电路。,设计要求：,1.,转换桥硬件,电,电路用,Verilog,代码实现，,在,在,ModelSim,仿真环境中,进,进行仿真实,现,现，可以不,对,对电路进行,综,综合。,2.,给出至少,2,组测试结果,；,；,3.,需要提交,Verilog,代码，完成,的,的状态机设,计,计等结果。,24,题目,4:,电梯控制器,电,电路设计,设计内容,实现一个（,-B240,）层的电梯,控,控制器，能,够,够实现分,奇,奇偶层控制,；,；,20,层以下、,20,层以上分别,控,控制；安,全,全控制（运,行,行中层以内,不,不响应,5,）；安全,报,报警；开,关,关门控制；,手动控制,；,；对讲控,制,制。,设计要求,（,1,）设计目标,参,参照现有高,层,层楼宇的高,速,速电梯控制,器,器，可以是,通,通过电梯轿,箱,箱内控制，,或,或者楼层控,制,制方式,（,2,）以,one-hot,状态机编码,方,方式设计实,现,现电梯状态,机,机控制。,（,3,）设计,Testbench,来测试所设,计,计的电梯控,制,制器硬件电,路,路。,（,4,）利用,Testbench,，在,ModelSim,环境下仿真,验,验证设计波,形,形，并给出,实,实验结果。,（,5,）需要提交,Verilog,代码。,（,6,）完成,FPGA,实现与测试,（,（选做）。,25,题目,5:,基于,verilog HDL,的,PWM,电路的产生,设计目标,用,verilog HDL,设计实现一,个,个脉冲宽度调,制,制（,PWM,）,LED,灯调光电路，用于,控,控制外部,LED,灯的亮度。,设计要求：,（,1,） 给出脉,冲,冲调光系统,电,电路原理图,设,设计；,（,2,） 脉冲宽,度,度的修改可,以,以采用外部,中,中断方式修,改,改；,（,3,） 设计,Testbench,来,测,测,试,试,所,所,设,设,计,计,的,的,硬,硬,件,件,电,电,路,路,。,。,（,4,）,利,利,用,用,Testbench,，,在,在,ModelSim,环,境,境,下,下,仿,仿,真,真,验,验,证,证,设,设,计,计,波,波,形,形,，,，,并,并,给,给,出,出,实,实,验,验,结,结,果,果,。,。,（,5,）,需,需,要,要,提,提,交,交,Verilog,代,码,码,。,。,（,6,）,完,完,成,成,FPGA,实,现,现,与,与,测,测,试,试,（,（,选,选,做,做,）,）,。,。,26,其,它,它,自,自,选,选,项,项,目,目,简,易,易,计,计,算,算,器,器,、,、,万,万,能,能,日,日,历,历,、,、,地,地,铁,铁,售,售,票,票,机,机,、,、,秒,秒,表,表,、,、,倒,倒,计,计,时,时,提,提,醒,醒,、,、,冬,冬,夏,夏,路,路,灯,灯,控,控,制,制,器,器,、,、,超,超,市,市,收,收,银,银,、,、,仓,仓,储,储,管,管,理,理,、,、,停,停,车,车,收,收,费,费,、,、,27,三,、,、,工,工,程,程,要,要,求,求,28,开,发,发,小,小,组,组,（,（,1-2,人,）,）,需,求,求,分,分,析,析,项,目,目,开,开,发,发,验,证,证,测,测,试,试,29,作,业,业,形,形,式,式,设,计,计,方,方,案,案,（,（,纸,纸,制,制,）,）,包,括,括,：,：,功,功,能,能,需,需,求,求,、,、,开,开,发,发,计,计,划,划,、,、,设,设,计,计,方,方,案,案,（,（,管,管,脚,脚,定,定,义,义,、,、,功,功,能,能,框,框,图,图,、,、,FSM,、,）,）,、,、,验,验,证,证,方,方,案,案,（,（,验,验,证,证,框,框,图,图,、,、,仿,仿,真,真,结,结,果,果,）,）,等,等,主,主,要,要,文,文,档,档,。,。,设,计,计,代,代,码,码,（,（,电,电,子,子,）,）,文,件,件,名,名,以,以,“,“,学,学,号,号,_,姓,名,名,_,工,程,程,题,题,目,目,”,”,命,命,名,名,。,。,设,计,计,报,报,告,告,+,设,计,计,文,文,件,件,+,说,明,明,文,文,件,件,（,（,本,本,组,组,成,成,员,员,名,名,单,单,和,和,学,学,号,号,）,）,提,交,交,时,时,间,间,：,2014,年,春,春,季,季,学,学,期,期,开,开,学,学,的,的,第,第,一,一,周,周,的,周,周,三,三,前,前,30,考,核,核,依,依,据,据,所,要,要,求,求,的,的,文,文,档,档,是,是,否,否,齐,齐,全,全,及,及,其,其,质,质,量,量,代,码,码,功,功,能,能,、,、,可,可,实,实,现,现,性,性,和,和,质,质,量,量,是,否,否,按,按,时,时,完,完,成,成,31,相,关,关,文,文,档,档,内,内,容,容,需,求,求,分,分,析,析,文,文,档,档,市,场,场,目,目,标,标,，,，,功,功,能,能,定,定,义,义,、,、,应,应,用,用,案,案,例,例,芯,片,片,开,开,发,发,计,计,划,划,项,目,目,分,分,工,工,、,、,进,进,度,度,规,规,划,划,、,、,技,技,术,术,重,重,点,点,及,及,预,预,期,期,难,难,点,点,分,分,析,析,与,与,技,技,术,术,路,路,线,线,、,、,可,可,行,行,性,性,分,分,析,析,设,计,计,方,方,案,案,文,文,档,档,（,输,输,入,入,输,输,出,出,定,定,义,义,、,、,功,功,能,能,、,、,实,实,现,现,框,框,图,图,等,等,）,）,设,计,计,特,特,点,点,、,、,实,实,现,现,方,方,案,案,、,、,外,外,部,部,接,接,口,口,定,定,义,义,、,、,方,方,案,案,详,详,细,细,描,描,述,述,、,、,接,接,口,口,时,时,序,序,、,、,应,应,用,用,示,示,范,范,验,证,证,方,方,案,案,和,和,评,评,估,估,文,文,档,档,验,证,证,方,方,案,案,、,、,验,验,证,证,case,列,表,表,、,、,case,目,标,标,、,、,结,结,果,果,及,及,其,其,分,分,析,析,测,试,试,方,方,案,案,测,试,试,计,计,划,划,（,（,FPGA,平,台,台,）,）,、,、,测,测,试,试,结,结,果,果,、,、,分,分,析,析,及,及,改,改,进,进,计,计,划,划,32,参,考,考,资,资,料,料,集,成,成,电,电,路,路,设,设,计,计,VerilogHDL,语,言,言,与,与,实,实,例,例,33,