计算机组成原理作业

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,计算机组成原理作业,信息工程学院,田晶,第三章,3.5,设某机器字长,8,位，有两个数的石榴进制表示为,9CH,和,FFH,。试问：若它们分别表示为下列格式的机器数，其对应的十进制真值是多少？,无符号整数,9CH=10011100B=128+16+8+4=156,FFH=11111111B=128+64+32+16+8+4+2+1=2,8,-1=255,原码表示的定点整数,9CH=10011100B=,（,16+8+4,）,=28,FFH=11111111B=,（,128+64+32+16+8+4+2+1,）,=,（,2,7,-1,）,=127,原码表示的定点小数,9CH=10011100B=0.0011100=,（,2,-3+,2,-4+,2,-5,）,=0.21875,FFH=11111111B=1111111=,（,2,-1,+2,-2,+,2,-3,+2,-4,+2,-5,+2,-6,+2,-7,）,=,（,1-2,-7,）,补码表示的定点整数,9CH=10011100B=1100100=,（,64+32+4,）,=100,FFH=11111111B=,（,0000000+1,）,=0000001=1,补码表示的定点小数,9CH=10011100B=0.1100100=,（,2,-1,+2,-2,+,2,-5,）,=0.78125,FFH=11111111B=,（,0.000000+1,）,=0.0000001=2,-7,=0.0078125,3.8,设某浮点数格式为：字长,12,位，阶码,6,位，用移码表示；尾数,8,位，用补码表示。阶码在前，尾数在后（包括数符），则按照此格式，求解以下问题。,（,1,）已知,X=,25/64,，,Y=2.875,求,X,、,Y,的规格化,的浮点数表示形式。,解：,X=,25/64=,（,11001/1000000,）,=0.110012,-1,，,则,:X,浮,=0,11111;1.1100100;,Y=2.875=10.111B=0.101112,10,则,:Y,浮,=1,00010;0.1011100,（,2,）已知,Z,的浮点数以十六进制表示为,9F4H,，则求,Z,的十进制真值。,解,则阶码,Z,移,=100111,则,Z,补,=000111,尾数,Z,原,=1.10100,故,:,Z=0.101002,7,=1010000B=(64+16)=,80,第四章,4.28,设主存容量为,256K,字,Cache,容量为,2K,字,块长为,4,。,（,1,）设计,Cache,地址格式，,Cache,中可装入多少块数据？,（,2,）在直接映射方式下，设计主存地址格式。,（,3,）在四路组相联映射方式下，设计主存地址格式。,（,4,）在全相联映射方式下，设计主存地址格式。,（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,解,：,（,1,）主存,256K,字，则主存地址长度,18,位,Cache2K,字，则,Cache,地址,11,位,块长,4,，则块内地址,2,位；,Cache,共有,2K/4=512,块，则,Cache,块地址,9,位,则,Cache,地址格式为：,9,位,2,位,共,11,位,（,2,）直接映射方式下主存地址格式：,7,位,9,位,2,位,总长,18,位,（,3,）四路组相联,映射方式下主存地址格式：,主存字块标记,Cache,字块地址,字块内地址,Cache,字块地址,字块内地址,共,18,位,（,4,）全相联映射方式下主存地址格式,16,位,2,位,共,18,位,（,5,）存储字长,32,位，即,4B,，则块长为,16B,主存,256K,字为,256K4B=1MB,，,20,位地址，,主存有,1MB16B=128K,个块,Cache2K,字为,2K4B=8KB,，,Cache,有,8KB16B=512,个块,主存字块标记,组地址,字块内地址,9,位,7,位,2,位,主存字块标记,块内地址,直接映射方式主存地址格式,7,位,9,位,4,位,共,20,位,四路组相联映射方式主存地址格式,9,位,7,位,4,位,共,20,位,全相联映射方式主存地址格式,16,位,4,位,共,20,位,主存字块标记,组地址,字块内地址,主存字块标记,Cache,字块地址,字块内地址,主存字块标记,字块内地址,4.29,假设,CPU,执行某段程序时共访问,Cache,命中,4800,次，访问主存,200,次。已知,Cache,的存储周期为,30ns,，主存的存取周期是,150ns,，求,Cache,的命中率及,Cache-,主存系统的平均访问时间和效率，试问该系统的性能提高了多少倍？,解：,Cache,命中率,=4800,（,4800+200,）,=96%,平均访问时间,=300.96+1500.04=34.8ns,效率,e=(3034.8)100%=86.2%,性能提高了,15034.8-1=3.3,倍,4.32,设某机主存容量为,4MB,，,Cache,容量为,16KB,，每块有,8,个字，每字,32,位。设计一个四路组相连映射的,Cache,组织。,（,1,）画出主存地址字段中各段的位数。,设,Cache,的初态为空，,CPU,依次从主存第,0,1,2,，,，,89,号单元读出,90,个字（主存依次读出一个字），并重复按此次序读,8,次，问命中率是多少？,（,2,）若,Cache,的速度是主存速度的,6,倍，试问有,Cache,和无,Cache,相比，速度约提高多少倍？,解,:(1),根据题意,:,每字块有,8,个字,每个字,32,位,故主存地址字段中字块内地址字段为,5,位,(2,5,=32),字块大小为,832b=32B=2,5,B,所以,16KB,的,CACHE,共有,2,14,B/2,5,B=2,9,块,即,C=9,。根据四路组相联映象,2,r,=4,得,r=2,故,q=c-r=9-2=7,主存容量为,4MB=2,22,B,，主存地址字段中主存字块标记位数为,22-7-5=10,位。,主存地址字段各段格式为：,主存字块标记,(10,位,),组地址,(7,位,),字块内地址,(5,位,),(2)CACHE,开始空，,CPU,访问,0,单元时肯定不命中，会读取内存，并将内存所在块,(0-7,号单元,),调入,CACHE,，,CPU,以后访问,1-7,号单元会命中，而访问,8,号单元又不命中，再替换,.,所以，,CPU,在访问,0-89,号单元时会不命中,8,16,87,共,12,个单元。,故命中率,=,（,908-12,）,/,（,908,）,100%=98.4%,(3),设主存存取周期为,6t,，,CACHE,存取周期为,t,，没有,CACHE,的访问时间为,6t800,，有,CACHE,的访问时间为,t,（,720-12,）,+6 t12,则速度提高倍数,=,（,6t720,）,/,（,t,（,720-12,）,+6 t12,）,=6.5,约提高了,6.5-1=5.54,倍,4.15,设,CPU,共有,16,根地址线，并用,#MREQ,（低电平有效）作访存控制信号，,R/W#,作读,/,写命令信号（高电平读，低电平写）。现有这些存储芯片：,ROM,（,2K8,位，,4K4,位，,8K8,位），,RAM,（,1K4,位，,2K8,位，,4K8,位）及,74LS138,译码器和其它门电路。,试从上述规格中选用合适的芯片，画出,CPU,和存储芯片的连接电路。要求如下：,（,1,）最小,4K,地址为系统程序区，,4096-16383,地址范围为用户程序区。,（,2,）指出选用的存储芯片类型及数量。,（,3,）详细画出片选逻辑。,解：（,2,）,ROM 4K4,位,2,片，位扩展；,RAM,共,12K8,位容量，需要,3,片,4K8,位芯片，字扩展；,（,3,）地址范围,ROM,地址范围：,0000H0FFFH,RAM,地址范围：,1000H3FFFH,，其中：,RAM1,地址范围,1000H1FFFH,RAM2,地址范围,2000H2FFFH,RAM3,地址范围,3000H3FFFH,以上地址用,A15A14A13A2A1A0,展开，得到用于译码器连接用的高位地址,A15=0,，接译码器使能端，而,138,译码器的,CBA,接,A14A13A12,ROM,的,A14A13A12=000,片选接,138,译码器,Y0#,RAM1,的,A14A13A12=001,片选接,138,译码器,Y1#,RAM2,的,A14A13A12=010,片选接,138,译码器,Y2#,RAM3,的,A14A13A12=011,片选接,138,译码器,Y3#,电路图略,4.17,写出,1100,对应的汉明码,汉明码：,0111100,4.18,已知接收到的汉明码（按配偶原则配置）为,1100100,，检查此代码是否有错？第几位错？,解：所接收代码有错，错在第,6,位，正确的为,0110,4.19,已知接收到下列汉明码，分别写出它们所对应的欲传送代码。,（,1,）,1100000,（按偶性配置）,答案：第,3,位有错，欲传送代码为,1000,（,2,）,0011001,（按奇性配置）,答案：第,7,位有错，欲传送代码为,1000,4.16 CPU,假设同上题，现有,8,片,8K8,位的,RAM,芯片与,CPU,相连。,（,1,）用,74LS138,译码器画出,CPU,和存储芯片的连接电路。,（,2,）写出每片,RAM,的地址范围。,（,3,）如果运行时发现不论往哪片,RAM,写入数据，以,A000H,为起始地址的存储芯片都有与其相同的数据，分析故障原因。,解：（,1,）,8,片,8K8,位的,RAM,芯片，由于每片地址线直接接,A12A11.A0,，故,A15A14A13,接,128,译码器,CBA,端，,8,片,RAM,字扩展，片选分别接,Y7#.Y0#,（,2,）每片地址范围如下：,RAM0 0000H-1FFFH RAM1 2000H-3FFFH RAM2 4000H-5FFFH RAM3 6000H-7FFFH,RAM4 8000H-9FFFH RAM5 A000H-BFFFH RAM2 C000H-DFFFH RAM3 E000H-FFFFH,（,3,）原因：,Y5#,连接的芯片片选接地。后果是只能使用一半的,RAM,P228,页,5.2,有一个,64K16,位的存储器，由,16K,1,位的,DRAM,芯片（芯片内是,128128,结构）构成，存储器读,/,写周期为,500ns,。,（,1,）需要多少片,DRAM,芯片？,（,2,）采用异步刷新方式，如果单元刷新间隔不超过,2ms,，则刷新信号周期是多少？,（,3,）如果采用集中刷新方式，存储器刷新一遍最少需要多少时间？,解：,（,1,）设需要,X,片，则,X=,（,6416,）（,161,）,=64,，,需要,64,片,，采用字位扩展。,扩展方法：将,64,个芯片分成,4,个组，每个组,16,片，组内位扩展,(16K16,位），组间字扩展（,64K16,位）。,（,2,）由于芯片是,128128,结构，存储器以行位单位进行刷新，且刷新间隔,2ms,，所异步刷新在,2ms,内需要刷新,128,次，则，刷新信号周期为,2ms128=,15.625s,(3),采用集中刷新方式，则集中刷新,128,行，存储器存取周期,500ns,，则存储器全部刷新一遍需要,500ns128=,64s,P228,页：,5.3,某机字长,16,位，,CPU,地址总线,18,位，数据线,16,位，存储器按字编址，,CPU,的控制信号线有：,MREQ#,（存储器访问请求，低电平有效），,R/W#,（读写控制，低电平为写信号，高电平为读信号）。试问：,（,1,）该机可以配备的最大主存容量为,2,18,16=256K16,位。,