《CB基础讲座》PPT课件

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,12/26/2014,#,单击此处编辑母版标题样式,PCB,基础讲座,1,一、,PCB,工艺,二、,PCB,布局,三、布线,四、高速电路及电磁干扰,五、避免传输线效应的方法,2,一、,PCB,工艺,3,PCB,PCB,（,Printed Circuit Board,），中文名称为印制线路板，简称印制板,PAD,定位孔和过孔,VIA,标贴封装、直插封装、金手指和压接孔封装,丝,印、,LOGO,走线敷铜,4,PCB,工艺,化金板,全称化学镍金，又叫沉金板。易焊接，国内厂商大多使用此制程。,2,喷锡板,因为费用低，焊锡性好，可靠度佳，兼容性最强，但这种焊接特性良好的喷锡板因含有铅，所以无铅制程不能使用。,镀金板,尤其在一些高单价或者需要高可靠度的电子产品都建议使用此板材作为基材。,6,PCB,叠层结构,单层板和双层板,单片器件，直插元件，面积大。电地需要走线。,四层板及多层板,增加电地层，方便,走线，有利于减小了电环路面积。,金属,平面有利于,抑制,电磁辐射，对电磁波有屏蔽作用。,具有较低的源阻抗和地阻抗，利于避免公共阻抗耦合。,金属,平面作用，降低接地噪声电压。,六层板叠层方式,方案,1:(,次选,),信号层多,在成本要求较高时用,.,方案,2:,只有,S2,有好的参考面,.,方案,4:,能提供最好的布线,层,S2,适用于少量信号要求高的场合,.,八层板叠层方式,方案,2:,优选。与方案,1,相比在于没有相邻的布线层。主电源与地相邻,所,有信号层与地相邻,.,缺点是少了一层布线层。,方案,3:,优选。适于有两个电源时使用,层压结构对称,主电源与地相邻,缺点：,S4,应减小关键布线,.,8,二、,PCB,布局,布局,合理,布局可以减小,PCB,板的面积，节省制作成本，走线顺畅。满足机械结构要求。,高功耗,的系统要留足面积，防止耗热器件过密，导致热量不能及时散发。必要时做好散热器,。,布局时最重要的一点就是为了使走线尽量顺畅，信号,成组排列，尽量泾渭分明。,9,10,11,电磁兼容基本原则,尽可能减小电流环路的面积,12,系统只采用一个参考地。,参考地的,VIA,应该均匀分布，保持电势平缓无梯度。,信号,VIA,，在,GND,层上不连接，使电势不连续，不能过于集中，形成开口。,13,布局原则,高频电路与低频电路分开,敏感电路与一般电路分开,A/D,转换器跨分区放置,14,实现模拟和数字电地分割。,布线不能跨越分割电源面,之间的间隙,三、布线,规则,单端信号线的线宽线距。,电源线的宽度。,时钟线的线宽线,距。,线宽关系：宽度,GNDPOWERSIGNAL,。,相邻层不走平行线，尽量走垂直线，防止串扰。,16,电流量,40mil,线宽走,1A,。,外径,32mil,，内径,24mil,的,VIA,为,1A,。,对地连接,单点接地仅适用于低频低电流的电路。,17,系统应尽量多点连地，保持,GND,的电势平稳，接地线尽量短，减少元件,GND,管脚与,GND,平面间的阻抗。,对于模拟数字混合系统，在不容易分割点底层的情况下，也可以采用分而不割的方法。避免信号跨越而形成大的信号回路。,18,安全接地是指设备接大地，也就是将电气设备的外壳以低阻抗导体连接大地。如果机壳地不与数字地相连接，造成浮地，内部或外部产生静电时，当人员意外触及时会遭受电击。,四、高速电路及电磁干扰,19,高速电路定义,通常认为如果数字逻辑电路的频率达到或者超过,45MHZ50MHZ,，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说,/,），称为高速电路。,通常约定如果线传播延时大于,1/2,数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。,信号传输速度,信号传输,1,英寸历时,0.167ns,，即,1/2,光速。,如果传输时间小于,1/2,的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。,传输线,效应,PCB,板上的走线可等效为下图所示的串联和并联的电容、电阻,和电感结构。串联,电阻很小，并联,电阻阻值通常很,高将,寄生电阻,、电容,和电感加到实际的,PCB,连线中之后，,连线上的最终阻抗称为特征阻抗,Zo,。如果传输线和接收端的阻抗不,匹配,，那么,输出的电流信号和信号最终的稳定状态将,不同，,这就,引起,信号在接收端产生,反射。,20,21,传输线效应,的形式,反射信号,Reflected signals,延时,和时序错误,Delay&Timing errors,多次,跨越逻辑电平门限错误,False,Switching,过冲,与下冲,Overshoot/Undershoot,串扰,Induced Noise(or crosstalk),电磁辐射,EMI radiation,。,延时,和时序错误,信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳,变。过多的信号延时可能导致时序错误和器件功能的混乱。,主要原因是驱动过载，走线过长。,22,多次,跨越逻辑电平门限错误,多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式。,信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。,过冲与下冲,过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。,23,串扰,串扰表现为在一根信号线上有信号通过时，在,PCB,板上与之相邻的信号线上就会感应出相关的信号，称之为串扰。,信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。,24,信号反射,理想状态传输过程中阻抗连续，信号平稳传播无反射现象。阻抗不连续，信号反射回来。,定义反射信号占原信号的比例为反射系数。则有：,Z1,为原阻抗，,Z2,为变化后阻抗。阻抗变大信号增强，阻抗变小信号减弱。为使反射信号很小，需要匹配终端电阻，即阻抗连续。,阻抗不匹配的原因,信号线宽度变化，经过,PIN,或,VIA,。,五、避免传输线效应的方法,严格控制关键信号的走线长度,工作频率小于,10MHz,，布线长度应不大于,7,英寸。,工作频率在,50MHz,布线长度应不大于,1.5,英寸。,合理规划走线的拓扑结构,星形走线。整个网络由中心节点执行集中式通行控制管理，各节点间的通信都要通过中心节点。每一个要发送数据的节点都将要发送的数据发送中心节点，再由中心节点负责将数据送到目地节点。,菊花链（,Daisy Chain,）走线，并行总线，例如,ISA,总线。布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。,高次谐波干扰方面，菊花链走线效果最好。布通率最低。,菊花链布线中分支长度尽可能短。,26,阻抗匹配,把一个实际电压源，等效成一个理想的电压源跟一个电阻,r,串联的模型。负载电阻为,R,，电源电动势为,U,，内阻为,r,。,流过电阻,R,的电流为：,I=U/(R+r),可以看出，负载电阻,R,越小，,则输出电流越大。,27,负载,R,上的电压为：,Uo=IR=U*1+(r/R),，,可以看出，负载电阻,R,越大，则输出电压,Uo,越高。,计算一下电阻,R,消耗的功率为：,P=I*I*R,=U/(R+r)*U/(R+r)*R,=U*U*R/(R*R+2*R*r+r*r)=U*U*R/(R-r)*(R-r)+4*R*r,=U*U/(R-r)*(R-r)/R+4*r,28,29,串联终端匹配,用于输出端阻抗偏小，近源端增加串联电阻。,晶振的时钟信号,DDR,的控制信号。,30,并联终端匹配,用于接收端阻抗偏大，近接受端摆放。可对地下拉，对电上拉。,多见于,RS485,和,CAN,总线等差分信号，匹配电阻并联差分信号线的正负线间。,