时序逻辑电路分析

单击此处编辑母版标题样式,单击此处编辑母版文本样式,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,*,*,第三章 时序逻辑电路分析,广东工业大学计算机学院,2,本章内容,数字逻辑电路分为两大类：组合电路、时序电路,3.1,概述,时序电路的基本概念及特点 、分类，逻辑功能的表示方法,3.2,锁存器及触发器,常见锁存器及触发器的工作原理、逻辑符号、功能,特性,3.3,时序电路的分析与设计方法,时序电路的分析方法、设计方法 、设计举例,3.4,常用的时序逻辑电路,寄存器 ，计数器,3.5,时序逻辑电路的时序分析,时钟信号，建立时间、保持时间和最大传播延迟时间 ，稳态与亚稳态，,分辨时间 ，时钟偏差 ，并行,3,3.1 概述,4,3.1.1 时序电路的基本概念及特点,逻辑功能上的特点,任意时刻电路的稳定输出，不仅取决于该时刻各个输入变量的取值，而且,还取决于电路原来的状态,。,电路结构上的特点,通常包含组合电路和,存储电路,（必不可少）,由具有记忆功能的锁存器或触发器构成,存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合电路的输出,典型的时序电路：计数器、读,/写存储器、寄存器、移位寄存器、顺序脉冲发生器等,5,3.1.2 时序电路逻辑功能的表示方法,1逻辑表达式,6,3.1.2 时序电路逻辑功能的表示方法,2,状态表,以表格的方式描述时序电路中状态转换的过程，又称,状态转换真值表,3,状态图,通过几何图形方式，将时序电路的状态转换关系及转换条件表示出来，又称,状态转换图,4,时序图,可反映出在时钟脉冲序列及输入信号的作用下，电路状态及输出状态随时间变化的波形,7,3.1.3 时序电路的分类,1,按触发器的时钟脉冲控制方式分类,同步时序电路 ：,存储电路中所有的触发器状态的改变都是在同一个时钟脉冲（,Clk）控制下同时发生,异步时序电路 ：,存储电路中的触发器由两个或两个以上的Clk控制或没有Clk控制,2按输出和输入的关系分类,Mealy型时序电路 ：,输出信号不仅取决于存储电路的状态，而且还与输入直接有关系。即,Moore型时序电路 ：,输出信号仅仅取决于存储电路的状态。即,8,3.2 锁存器及触发器,共同点：具有存储功能的,双稳态,元器件,不同点：,存储状态,0,态和,1,态均为稳定的状态,锁存器是电平敏感的存储元件,触发器是边沿触发的存储元件,锁存器,基本,RS,锁存器，,D,锁存器 ，门控,D,锁存器,触发器,D,触发器,，,JK,触发器，,RS,触发器 ，,T,触发器,带置位、清零端的触发器 ，触发器集成电路,9,3.2.1 锁存器,1基本RS锁存器,（1）基本结构及工作原理,由一对或非门交叉耦合而成的基本锁存器原理图以及逻辑符号如下 :,10,3.2.1 锁存器,基本RS锁存器的工作原理 :,输入信号SR0：输出为稳定的0态或1态, 输入信号S1、R0：输出状态为1态。即, 输入信号S0、R1：输出状态为0态。即, 输入信号SR1：Q0、 0，此输出既非0态，也非1态，这种状态非锁存器的正常工作状态，应避免出现。,Q,n,： 接收信号之前,的状态（简称现态）,Q,n+1,：接收信号之后的,状态（简称次态）,11,3.2.1 锁存器,（2）基本RS锁存器的特性表及特性函数,特性表：,反映锁存器或触发器的次态（Q,n+1,）与现态（Q,n,）以及输入信号之间对应关系的表格。类似于真值表,。,特性函数：,以逻辑表达式的方式反映锁存器或触发器的次态（Q,n+1,）与现态（Q,n,）以及输入信号之间函数关系。,12,3.2.1 锁存器,（3）基本RS锁存器时序图,t,9,时刻：R=S=0，锁存器应保持为双稳态中的0态或1态,但 前一时刻R=S=1，使Q0、 0（非锁存器的正常状态）, t,9,时刻锁存器的状态无法确定，取决于两个或非门延迟的差异,图中虚线：表示这种不确定的状态,这种当两个有效信号同时撤销时所产生的状态不确定的情况称为,竟态现象,。,13,3.2.1 锁存器,（4）基本RS锁存器的特点,电路比较简单,是组成各种功能更为完善的锁存器及触发器的基本单元,输入信号直接控制着输出的状态（称为电平直接控制）,输入信号S、R之间有约束,14,3.2.1 锁存器,2D锁存器,（1）基本结构及工作原理, 输入信号D0：, 输入信号D1：,（2）D锁存器的特性表及特性函数,15,3.2.1 锁存器,（3）D锁存器时序图,（4）D,锁存器的特点,电平直接控制,不存在,RS触发器的约束问题,具有置0及置1功能,16,3.2.1 锁存器,3门控,D锁存器,（1）基本结构及工作原理,Clk控制同步的时钟信号：,Clk0： ，锁存器状态不改变,Clk1： （由输入信号D控制锁存器状态）,（2）特性函数,17,3.2.1 锁存器,（3）门控D锁存器时序图,（4）门控D,锁存器的特点,具有置,0和置1功能,受同步时钟Clk控制,Clk,1,期间接收信号,Clk,0,期间锁存，便于多个锁存器同步工作,18,3.2.2 触发器,触发器,是脉冲边沿触发的存储元件。,1D触发器,（1）电路原理及逻辑符号, Clk0时，L1接收信号，D的值被读入，送到Qm，此时L2的Clk20，L2不接收信号， D的值无法传送至Q端，Q将保持原来的值不变。, Clk从0,1，L1的Clk10，不再接收D信号。L2的Clk21， L2开通，Qm信号被送至Q端。最终送入Q端的是Clk信号上升瞬间的D的值。,主从触发器,或,边沿触发器,：D信号只在时钟脉冲Clk的边沿复制到Q端。,19,3.2.2 触发器,（2） D触发器的特性表及特性函数,（3）D触发器的状态图,状态图,：以图形的方式形象地表示时序电路的逻辑功能，又称,状态转换图,。,20,3.2.2 触发器,（4）D触发器时序图,（5）D,触发器的特点,具有置,0和置1功能,时钟脉冲边沿控制,便于多个触发器同步工作,抗干扰能力强,21,3.2.2 触发器,2JK触发器,（1）电路原理及逻辑符号,时钟下降沿到来时：,若J=K=0，D=Q，触发器状态不改变，,若J=0，K=1，D=0，触发器状态变为0态，, 若J=1，K=0，D=1，触发器状态变为1态，, 若J=K=1，D= ，触发器状态与原来状态相反，,22,3.2.2 触发器,（2） JK触发器的特性表及特性函数,23,3.2.2 触发器,（2） JK触发器的状态图,24,3.2.2 触发器,（4）JK触发器时序图,（5）JK,触发器的特点,具有保持、置,0、置1、翻转功能,边沿时钟脉冲控制,抗干扰能力强,25,3.2.2 触发器,3RS触发器,（1）逻辑符号,（2）特性表及特性函数,特性表与RS锁存器相同,特性函数：,26,3.2.2 触发器,（3）RS触发器的状态图,（4）RS,触发器的特点,具有保持、置,0、置1功能,边沿时钟脉冲控制,抗干扰能力强,S、R有约束,27,3.2.2 触发器,4T触发器,（1）逻辑符号,（2）特性表及特性函数,（3）状态图,28,3.2.2 触发器,（4）,T触发器时序图,上升沿触发的T触发器的时序图：,（5）,T,触发器的特点,具有保持、翻转功能,边沿时钟脉冲控制,抗干扰能力强,29,3.2.2 触发器,5带置位、清零端的触发器,异步方式,：,当置位或清零信号一产生就立刻进行置位或清零,同步方式,：,当置位或清零信号产生后，还要等待时钟的有效边沿到来才进行置位或清零操作,（1）带异步置位、清零端的D触发器,30,3.2.2 触发器,31,3.2.2 触发器,（2）带同步置位、清零端的JK触发器,32,3.2.2 触发器,6触发器集成电路,触发器的集成电路很多，主要为D型和JK型触发器。,（1）74HC74 双上升沿触发器(有预置、清除端）,说明：,74HC74含2个D触发器，每个触发器都有各自独立的脉冲输入以及异步置位、异步清零端。,33,3.2.2 触发器,（2）74HC112 双上升沿JK触发器（有预置、清除端）,说明：,74HC112含2个JK触发器，每个触发器都有各自独立的脉冲输入以及异步置位、异步清零端。,34,3.3,时序电路的分析与设计方法,3.3.1 时序电路的分析方法,1,分析步骤,（,1）根据给定的电路，写函数表达式。包括：输出函数及各触发器的激励（驱动）函数。,（,2,）,将各触发器的激励函数代入到各自的特性函数中，求触发器状态的次态函数。,（3）,列出状态表 。,（4）,设定初始值，画状态转换图及时序图 。,（5）,结合输入信号的含义，进一步对电路功能进行说明，并进行能否自启动的分析。,35,3.3.1,时序电路的分析方法,2时序电路的分析举例,【例3-1】分析如图所示电路，画出状态图及时序图。,（1）写函数表达式,36,3.3.1,时序电路的分析方法,（,2,）,求触发器的,次态函数：,（3）,计算，列出,状态表 ：,37,3.3.1,时序电路的分析方法,（4）画状态图及时序图,假设初始状态为000,状态图：,时序图：,38,3.3.1,时序电路的分析方法,（5）电路分析说明 。,电路的功能：该电路每6个Clk（时钟脉冲）为1周期，三个触发器FF,0,、FF,1,、FF,2,每间隔1个Clk依次进行状态改变，该电路的输出Y仅在Q,2,Q,1,Q,0,的状态为100时，输出0，其余情况输出1。,39,3.3.1,时序电路的分析方法,关于是否是能自启动电路的说明：,有效状态,：时序电路中凡是被利用了的状态。如000、001、011、111、110、100。,有效循环,：由有效状态构成的循环。,无效状态,：时序电路中没被利用的状态。如010及101。,无效循环,：由无效状态所构成的循环。,能自启动的时序电路,：在时序电路中，虽然存在无效状态，但无效状态经过若干个Clk脉冲后会自动进入有效循环。,不能自启动时序电路,：在时序电路中，如果存在无效循环，电路为不能自启动时序电路。,40,3.3.1,时序电路的分析方法,【例3-2】分析如图所示,电路，画出状态图及时,序图，并说明该电路的,功能。,（1）写函数表达式,电路有4个输出，分别是Y,0,、Y,1,、Y,2,、Y,3,，,它们的输出,函数分别为：,41,3.3.1,时序电路的分析方法,（,2,）,求触发器的,次态函数：,（3）,计算，列出,状态表 ：,42,3.3.1,时序电路的分析方法,（4）画状态图及时序图,假设初始状态为000,状态图：,时序图：,（5）电路分析说明 。,由时序图可看到，该电路是能循环输出4个脉冲的顺序脉冲发生器。,43,3.3.2,时序电路的设计方法,1,设计步骤,（,1）分析设计要求，建立原始状态图,（,2,）,进行状态化简，消去多余状态，画出最简状态图,（3）,状态分配，画出编码后的状态图,（4）,选择触发器类型，求出电路的状态函数、输出函数及激励函数,（5）,如果电路存在无效状态，应判断电路是否为能自启动电路,（6）画逻辑图,44,3.3.2,时序电路的设计方法,2时序电路的设计举例,【例3-3】设计一个串行数据检测电路，要求是：连续输入3个或3个以上的1时，输出为1，其余情况输出为0。,解：（1）分析设计要求，建立原始状态图,电路的内部状态初步设定4个，分别是：,状态A：此为起始状态。,状态B：连续检测到一个1之后的状态。,状态C：连续检测到两个1之后的状态。,状态D：连续检测到三个及三个以上1之后的状态。,45,3.3.2,时序电路的设计方法,（2）进行状态化简，画出最简状态图,通过分析原始状态图可发现，状态C和D是等价状态，将C和D状态合并后，可画出最简状态图：,（3）状态分配，画出编码后的状态图,状态数M=3，需要2个触发器。,采用顺序二进制码，令A=00，B=01，,C=10 编码后的状态图：,46,3.3.2,时序电路的设计方法,（4）选择触发器类型，求出电路的状态函数、输出函数及激励函数,利用卡诺图化简可写出电路的输出函数及状态函数：,选用上升沿触发的D触发器，,由D触发器的特性函数 ：,可得到触发器的激励函数：,47,3.3.2,时序电路的设计方法,（5）分析是否能自启动,将输入X=0及 （无效状态）代入到输出函数及状态函数，,得 ：Y=0， =00。,将输入X=1及 代入到输出函数及状态函数，,得： Y=1， =10。,包含了无效状态的状态图：,显然，设计结果为能自启动电路。,48,3.3.2,时序电路的设计方法,（6）画逻辑图,49,3.3.2,时序电路的设计方法,【例3-4】上例中，从第（3）步开始，改用格雷码对各状态进行编码。,解：（3）状态分配，画出编码后的状态图,采用格雷码对各状态进行编码，,令A=00，B=01，C=11,则得到编码后的状态图：,50,3.3.2,时序电路的设计方法,（4）选择触发器类型，求出电路的状态函数、输出函数及激励函数,利用卡诺图化简可写出电路的输出函数及状态函数：,选用上升沿触发的D触发器，,由D触发器的特性函数 ：,可得到触发器的激励函数：,51,3.3.2,时序电路的设计方法,（5）分析是否能自启动,将输入X=0及 10（无效状态）代入到输出函数及状态函数，,得 ：Y=0， =00。,将输入X=1及 10代入到输出函数及状态函数中计算，,得： Y=1， =01。,包含了无效状态的状态图：,显然，设计结果为能自启动电路。,52,3.3.2,时序电路的设计方法,（6）画逻辑图,显然后一种方案的设计结果更简单。,53,3.4 常用的时序逻辑电路,3.4.1,寄存器,寄存,：把二进制数据或代码暂时存储起来的操作,寄存器,：具有寄存功能的电路,寄存器按功能分类,基本寄存器,：主要实现数据的并行输入及并行输出,移位寄存器,：在移位脉冲的操作下，依次右移或左移数据，主要实现数据的串行输入、串行输出,54,3.4.1 寄存器,1,基本寄存器,（,1,）,4,位,D,触发器,1,个触发器可以存储,1,位二进制数据,若要寄存,n,位二进制数据，需要,n,个触发器,由,4,位,D,触发器构成的,4,位寄存器原理图：,图中寄存器含异步清零输入端，寄存器具有同步置数（,Clk,脉冲上升沿）、异步清零（端低电平有效）的功能。,55,3.4.1 寄存器,（,2,）三态输出寄存器,下图是三态输出的,4,位寄存器，,能寄存,4,位二进制数据：,为输出使能控制端,=0,时，电路输出触发器状态,=1,时，信号不能输出，输出端呈高阻态（,Z,）,56,3.4.1 寄存器,2,移位寄存器,按数据移动方向，移位寄存器可分为右移、左移及双向移位寄存器。,（,1,）右移寄存器,当每一个,Clk,脉冲上升沿到来时，,S,in,进入触发器,FF,0,，而原来,Q,0,、,Q,1,、,Q,2,的值分别进入触发器,FF,1,、,FF,2,、,FF,3,，总的效果相当于移位寄存器中原有的数据依次右移了一位。,57,3.4.1 寄存器,（,2,）左移寄存器,当一个,Clk,脉冲上升沿到来时，,D,i,进入触发器,FF,3,，而原来,Q,1,、,Q,2,、,Q,3,的值分别进入触发器,FF,0,、,FF,1,、,FF,2,，总的效果相当于移位寄存器中原有的数据依次左移了一位。,58,3.4.1 寄存器,3,带并行输入的移位寄存器,带并行输入的,4,位移位寄存器原理图 ：,59,3.4.1 寄存器,4,寄存器集成电路,74,系列的集成寄存器有基本寄存器和移位寄存器。,双向移位寄存器,74HC194,的引脚图：,60,3.4.1 寄存器,61,3.4.2 计数器,计数器主要用于对时钟脉冲计数。,通常情况计数器没有另外的输入信号，输入仅仅由现态决定，因此是一种,Moore,型的时序电路。,计数器的分类,按触发器是否同时翻转, 同步计数器 异步计数器,按计数过程中计数值的数字增减, 加法计数器 减法计数器 可逆计数器,按数的进制, 二进制计数器 十进制计数器 ,N,进制计数器,62,3.4.2 计数器,1,二进制同步计数器,二进制计数器,：按二进制数的规律进行计数的计数器。,计数器主要由触发器构成，触发器的个数决定了计数位数，从而决定了计数器的计数容量。,2,个触发器构成的计数器,计数值为,00,、,01,、,10,、,11,，计数容量为,4,。,3,个触发器构成的计数器,计数值为,000,、,001,、,、,111,，计数容量为,8,。,显然，,n,个触发器构成的计数器，计数容量为,2,n,。,63,3.4.2 计数器,（,1,）二进制同步加法计数器,【,例,3-5】,二进制同步加法计数器的设计。, 画出状态图：,由状态转换图列,出状态转换表：,64,3.4.2 计数器,65,3.4.2 计数器, 分析是否能自启动,3,个触发器的,8,个状态均为有效状态，不存在无效状态,无需验证是否能自启动, 画逻辑图：, 画时序图：,66,3.4.2 计数器,（,2,）二进制同步减法计数器,【,例,3-6】,二进制同步减法计数器的设计, 画出状态图：,由状态转换图列,出状态转换表：,67,3.4.2 计数器, 选择触发器类型，求出电路的状态函数、输出函数及激励函数,显然，可选择使用,T,型触发器。,它的激励函数是：,如果使用,JK,型触发器，则激励函数是：,68,3.4.2 计数器, 画逻辑图：,画时序图：,69,3.4.2 计数器,（,3,）可逆计数器,可逆计数器,：既能采用加法计数方式工作，又能采用减法计数方式工作的计数器。,3,位二进制同步可逆计数器逻辑图：,70,3.4.2 计数器,2,十进制同步计数器,（,1,）十进制同步加法计数器,【,例,3-7】,十进制同步加法计数器的设计。,解： 画出状态图,根据,8421BCD,码加法计数器的计数规律，可画出状态转换图,71,3.4.2 计数器,由状态转换图,列出状态转换表,：,72,3.4.2 计数器, 选择触发器类型，求出电路的状态函数、输出函数及激励函数,73,3.4.2 计数器,分析是否能自启动,74,3.4.2 计数器,将结果填入到状态图中：,无效状态没有构成无效循环，电路是能自启动时序电路。,75,3.4.2 计数器, 画逻辑图,76,3.4.2 计数器,（,2,）十进制同步减法计数器,【,例,3-8】,十进制同步减法计数器的设计。,解： 画出状态图,77,3.4.2 计数器,由状态转换图,列出状态转换表,：,78,3.4.2 计数器, 选择触发器类型，求出电路的状态函数、输出函数及激励函数,79,3.4.2 计数器,分析是否能自启动,将无效状态,10101111,分别代入输出函数及状态函数计算，得到以下结果：,80,3.4.2 计数器,将结果填入到状态图中：,无效状态没有构成无效循环，电路是能自启动时序电路。,81,3.4.2 计数器, 画逻辑图,82,3.4.2 计数器,（,3,）十进制同步可逆计数器,参照前面二进制同步可逆计数器的设计原理，可设计出十进制同步可逆计数器,。,83,3.4.2 计数器,3N进制计数器,N进制计数器设计时，首先应确定需使用的触发器个数。,触发器个数n的选择，应满足关系式,按下列步骤进行设计：, 对各计数状态进行编码，画出状态图。, 选择触发器类型，求出电路的状态函数、输出函数及激励函数。, 如存在无效状态，应分析电路是否能自启动。, 画逻辑图。,84,3.4.2 计数器,4计数器集成电路,4位二进制同步加法计数器74HC161引脚图：,