微处理器的硬件特性及微机系统组成ppt课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第5章 微处理器的硬件特性及微机系统组成,教学重点,8086/8088的两种工作模式,最小模式下的引脚信号和总线形成,最小模式下的总线时序,1,第5章 微处理器的硬件特性及微机系统组成教学重点1,几个名词,指令周期：执行1条指令所需要的时间。,总线周期：CPU从存储器或输入输出端口存取1个字节就是1个总线周期。,T状态：时钟周期，CPU处理动作的最小单位。,一个总线周期通常有4个T状态，一个指令周期由若干个总线周期组成。,基本的总线周期：,存储器读、写；,输入输出端口的读、写；,中断响应。,2,几个名词指令周期：执行1条指令所需要的时间。2,5.1 8086/8088的引脚信号与功能,其引脚信号表现了CPU的外部特性，学习时请特别关注以下几个方面：,引脚功能,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号流向,指信号是从芯片向外输出，还是从外部输入芯片，抑或是双向的,有效电平,指起作用的有效信号电平:高/低电平；上升/下降边沿有效,三态能力,输出正常的低电平、高电平外，还可以输出高阻的第三态,3,5.1 8086/8088的引脚信号与功能其引脚信号表现了C,8086/8088的两种工作模式,P186,两种模式构成两种不同规模的应用系统,最小模式 P187 图5.3,构成小规模的应用系统,8088本身提供所有的系统总线信号,最大模式 P189 图5.4,构成较大规模的应用系统，例如可以接入数值协处理器8087,8088和总线控制器8288共同形成系统总线信号,4,8086/8088的两种工作模式 P186两种模式构成两,8086的两种工作模式,（续）,两种组态通过MN/-MX引脚信号进行选择,引脚MN/-MX接高电平为最小组态模式,引脚MN/-MX接低电平为最大组态模式,两种组态下的内部操作并没有区别,IBM PC/XT机采用最大组态模式,本书以最小组态展开基本原理,5,8086的两种工作模式（续）两种组态通过MN/-MX引脚信号,8088的引脚,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,40,39,38,37,36,35,34,33,32,31,30,29,28,27,26,25,24,23,22,21,GND,A,14,A,13,A,12,A,11,A,10,A,9,A,8,AD,7,AD,6,AD,5,AD,4,AD,3,AD,2,AD,1,AD,0,NMI,INTR,CLK,GND,VCC,A,15,A,16,/S,3,A,17,/S,4,A,18,/S,5,A,19,/S,6,-SS0 (HIGH),MN/-MX,-RD,HOLD (-RQ0/-GT0),HLDA (-RQ1/-GT1),-WR (-LOCK),IO/-M (-S2),DT/-R (-S1),DEN (-S0,),ALE,-INTA,-TEST,READY,RESET,8088,6,8088的引脚140 GNDVCC80886,8086/8088的引脚信号,数据和地址线,读写控制引脚,中断请求和响应引脚,总线请求和响应引脚,其它引脚,7,8086/8088的引脚信号数据和地址线7,5.1.1 地址/数据总线AD,15,AD,0,AD,15,AD,0,（,Address/Data,）,地址,/,数据,分时复用,引脚，双向、三态,在访问存储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或,I/O,端口的地址,A,15,A,0,其他时间用于传送,16,位数据,D,15,D,0,8088的分时复用引脚为,AD,7,AD,0,8,5.1.1 地址/数据总线AD15AD0AD15AD0,5.1.2 地址/状态引脚,A,19,/S,6,A,16,/S,3,（,Address/Status,）,地址/状态,分时复用引脚，输出、三态,这些引脚在访问存储器的第1个时钟周期输出高4位地址A,19,A,16,在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用）,其他时间(T2T4)输出状态信号S,6,S,3,9,5.1.2 地址/状态引脚A19/S6A16/S3（Add,5.1.3 控制总线(引脚),1.,BHE,/S,7,高8位数据总线允许/状态复用,三态、输出。,T1时为,BHE,，表示AD,15,AD,8,为有效数据。,T2T4为 S7，S7为备用状态信号线。,2.,RD,（Read）,读控制,，输出、三态、低电平有效,有效时，表示CPU正在从存储器或I/O端口读入数据,10,5.1.3 控制总线(引脚)1.BHE/S7 高,5.1.3 控制总线,（续1）,3.READY,存储器或I/O口就绪,，输入、高电平有效,在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚,如果测到高有效，CPU直接进入第4个时钟周期,如果测到无效，CPU将插入等待周期Tw,CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,11,5.1.3 控制总线（续1）3.READY 11,5.1.3 控制总线,（续2）,4.,TEST,测试,，输入、低电平有效,该引脚与WAIT指令配合使用,当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行,也就是说，WAIT指令使CPU产生等待，直到引脚有效为止,在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步,12,5.1.3 控制总线（续2）4.TEST12,5.1.3 控制总线,（续3）,5.INTR,（,Interrupt Request,）,可屏蔽中断请求,，输入、高电平有效,有效时，表示请求设备向CPU申请可屏蔽中断,该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,6.NMI,（,Non-Maskable Interrupt,）,不可屏蔽中断请求,，输入、上升沿有效,有效时，表示外界向CPU申请不可屏蔽中断,该请求的优先级别高于INTR，并且不能在CPU内被屏蔽,当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,13,5.1.3 控制总线（续3）5.INTR（Interru,5.1.3 控制总线,（续4）,7.RESET,复位请求,，输入、高电平有效,该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作,8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,8.CLK,（,Clock,）,时钟输入,系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHz,IBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns,14,5.1.3 控制总线（续4）7.RESET14,5.1.4 电源线和地线,Vcc,电源,，向CPU提供5V电源,GND,地,，向CPU提供参考地电平,5.1.5 其他控制线（2431引脚）,2431引脚与8086/8088 CPU的工作模式有关。,MN/,MX,（,Minimum/Maximum 33引脚,）,组态选择,，输入,接高电平时，8086/8088引脚工作在最小组态；反之，8088工作在最大组态,15,5.1.4 电源线和地线Vcc 电源，向CPU提,5.2 时钟发生器 8284A,5.3 总线缓冲及锁存,5.3.1 多路分离总线,分时复用的引脚上的信号需分离锁存。8088 CPU需用2片锁存器将AD,7,AD,0,、A,19,/S6-A,16,/S3的地址信号锁存。8086 CPU需3片锁存器锁存地址信号。,8282、74LS373锁存器。,5.3.2 缓冲系统,CPU引脚负载超过10个，需采用缓冲器增加总线的驱动能力。,74LS244、74LS245双向总线缓冲器。,16,5.2 时钟发生器 8284A 5.3 总线缓冲及锁,5.4 8086/8088的两种工作模式,两种模式构成两种不同规模的应用系统,最小模式 P187 图5.3,构成小规模的应用系统,8088本身提供所有的系统总线信号,最大模式 P189 图5.4,构成较大规模的应用系统，例如可以接入数值协处理器8087,8088和总线控制器8288共同形成系统总线信号,17,5.4 8086/8088的两种工作模式两种模式构成两种不,5.4.1 最小模式工作,最小模式下，2431引脚的信号,1.,INTA,（,Interrupt Acknowledge,）,可屏蔽中断响应,，输出、低电平有效,有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期,中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,18,5.4.1 最小模式工作 最小模式下，2431引脚的信号,最小模式下 2431引脚信号,(续1),2.,ALE,（,Address Latch Enable,）,地址锁存允许,，输出、三态、高电平有效,ALE,引脚高有效时，表示复用引脚：,AD,15,AD,0,和,A,19,/S,6,A,16,/S,3,正在传送地址信息,由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用,ALE,信号,将地址信息锁存起来,19,最小模式下 2431引脚信号(续1)2.ALE（Add,最小模式下2431引脚,(续2),3.,DEN,（,Data Enable,）,数据允许,，输出、三态、低电平有效,有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动,4.DT/,R,（Data Transmit/Receive）,数据发送/接收,，输出、三态,该信号表明当前总线上数据的流向,高电平时数据自CPU输出（发送）,低电平时数据输入CPU（接收）,20,最小模式下2431引脚(续2)3.DEN（Data En,最小模式下2431引脚,(续3),5.M/,IO,（,Memory,/Input and Output,）,I/O或存储器访问,，输出、三态,该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A,15,A,0,提供16位I/O口地址,该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A,19,A,0,提供20位存储器地址,21,最小模式下2431引脚(续3)5.M/IO（Memor,最小模式下2431引脚,(续4),6.,WR,（,Write,）,写控制,，输出、三态、低电平有效,有效时，表示CPU正在写出数据给存储器或I/O端口,M/,IO,、,WR,和,RD,是最基本的控制信号,3 者组合,，可产生4种基本的总线操作（周期）,总线周期,M/,IO,WR,RD,存储器读,高,高,低,存储器写,高,低,高,I/O读,低,高,低,I/O写,低,低,高,22,最小模式下2431引脚(续4)6.WR（Write）总,最小模式下2431引脚,(续5),7.HOLD,总线保持,（即,总线请求,），输入、高电平有效,有效时，表示总线请求设备向CPU申请占有总线,该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,8.HLDA,（,HOLD Acknowledge,）,总线响应,（即总线响应），输出、高电平有效,有效时，表示CPU已响应总线请求并已将总线释放此时CPU的,AB,、,DB,及,具有三态输出能力的CB,将呈现高阻，使总线请求设备可以接管总线。,待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,23,最小模式下2431引脚(续5)7.HOLD23,8088 CPU的 34引脚,（与模式无关）,SS0,（,System Status 0,）,最小组态模式下的,状态输出,