主板时钟Clock解读课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,主板上的时钟分配、时钟电路和基本时间关系,目录,1、时钟的重要性,2、主板上的基本时钟和时钟分配,3、晶振(石英晶体)和晶振电路,4、锁相环（,PLL）,变频,电路框图,附：与主时钟芯片有关的问题,5、接口的时间关系,5.1 接口的类型：开关方式的定义,5.2,基本同步时钟接口,5.3 源同步,5.4 差分时钟,1,、时钟的重要性,程序执行的节拍控制和系统的工作速度由时钟决定,硬件设计的基础 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟,芯片间接口数据的发送与接受要以时钟为参考,系统的稳定性与时钟有密切关系,选择控制,输入,输出,例：,寄存器级传送：两组寄存器间通过组合电路（由基本的与/或/非门组成的无反馈电路）或直接相连。当来时钟上升边时，源寄存器接受新的输入，而原来的内容经过选择控制所选的操作（变换），将结果送入目标寄存器（与源寄存器接受新的输入同时）。,2、主板上的基本时钟和时钟分配,主时钟,芯片,CPU,GMCH,DIMM,CLK Buf.,AGP,DIMM,南桥,PCI,总线,槽/芯片,LPC,SI/O,24.576MHz,实时时钟,32.768,KHz,CODEC,BITCLK_CODEC,12.288MHz(AC97),Platform,LAN connect,25.000,MHz,14.318,MHz,66/100/133,MHz,66,MHz,USB,48MHz,ISA,槽,100/133MHz,33MHz,24/48,MHz,14.318,MHz,SYSCLK,8.33MHz,LAN CLK,2.5/25MHz for,10/100BASE-T,主时钟芯片,-主时钟芯片用14.31818,MHz,晶振,产生基本参考时钟14.318,MHz（,周,期69.84,ns）。14.318MHz,的参考,时钟输出送,ISA,槽做,OSC,信号和南,桥内定时电路(8253)的时钟。早期,ISA,总线时钟为14.318,M,的三分频,4.33,MHz。,现在,ISA,的,SYSCLK,由,南桥或,PCI ISA,转换芯片产生，,PCI,总线时钟的四分频（8.33,M)。,决大多数,ISA,卡用,OSC,或内部时钟；,只少数卡用,SYSCLK。,SYSCLK,频率可能影响普通键盘。,OSC,可能影响,ISA,卡。,-在主时钟芯片内用锁相环（,PLL）,变频电路产生主板的系统总线时钟,66/100/133,MHz,和,SI/O,及,USB,电路,所用的24/48,MHz,时钟,-产生系统总线时钟 的信号源时钟,经过分频电路产生33,MHz,的,PCI,总,线时钟和66,MHz,的,AGP,时钟,2、主板上的基本时钟和时钟分配(续),CPU,时钟,-,CPU,接受主板系统总线时钟,通过,PLL,变频电路根据倍频比产生,CPU,内部的时钟。对,P4,还产,生,CPU,外部总线数据传输的时钟。,DIMM,时钟缓冲,-为避免,DIMM,时钟线与系统时钟线的关连，减小,DIMM,时钟线长度，,DIMM,时钟有专门的缓冲,电路，它可与北桥或主时钟芯片集成，也可单独。但北桥内要有,PLL,电路，调整缓冲电路的,输入时钟，保证,DIMM,时钟与北桥输出到,DIMM,信号的同步，及,DIMM,读出数据与北桥接收时,钟的同步。,实时时钟,-南桥接32768晶振产生实时时钟。这信号经2,15,分频周期为1.00秒，再有秒、分、时、日、月,和年计数器和寄存器，组成实时时钟控制。在休眠时主时钟芯片不加,-在休眠时主时钟芯片不加电,仅实时时钟电路有电。因此实时时钟输出作电源管理的时钟，用,作唤醒的控制。,AC97,时钟,-,CODEC,芯片接24.576,MHz,晶振产生,AC97,的位时钟12.288,MHz；,再经256分频，产生同步时,钟（频率48.0,KHz),LAN,时钟,-,PHY,芯片接25.000,MHz,晶振产生5,MHz/50MHz,的,LAN,时钟分别用于10,Mb/100Mb,(10BASE-T/100BASE-T)(,对,Intel 82562,芯片）,晶振用于产生准确的振荡频率；计数器用于整数分频；,PLL,变频电路用于倍频（提高,频率）或非整数变频,3、晶振(石英晶体)和,晶振电路,Quartz,压力,压力,Quartz,加压力产生电压,+,-,加电压引起收缩,晶振,RLC,等效电路,R,为谐振频率下内部振动损耗的等效电阻；,C1,和,L,为晶体谐振等效串,联谐振的电容和电感；,C2,为两电极间的充电电容（包括引线和外壳）。,两个谐振频率：串联谐振频率,f,s,和并联谐振频率,f,p,f,s,=(LC,1,),-1/2,/2；f,a,or f,p,=LC,1,C,2,/(C,1,+C,2,),-1/2,/2,晶振工作频带宽（,f,s,-f,p,）。,实际的,C2,还应包括与引线外壳电容并联的晶振电路的负载电容,CL。,由于,CL,影响,f,p,，,规定的晶振精度在规定的,CL,值下测试。,关键参数：频率、负载电容、精度、起动功率,电极,晶体,压电效应,3、晶振(石英晶体)和,晶振电路（续）,-晶振电路振荡频率的精度：除与晶振有关,外，还与负载电容,CL,及晶振走线有关,CL=（CL1 x CL2）/（CL1+CL2）+CS,CL1、CL2,为外接电容；,CS,为电路的杂散电容,，包括反相器的输入/输出电容。,为保证精度，所购晶振允许的,CL,要和外接,的,CL1、CL2,匹配（并考虑反相器,的输入/输出电容的影响）。,QDI,主板所用晶振的精度：,14.31818,M、24.576M,和25.000,MHz,晶振精度,为+/-30,ppm；32768Hz,晶振精度为+/-20,ppm。,对实时时钟意味着一天快慢1.73秒。但由于,CL1,和,CL2,容限的影响，实际精度要高于此值。,LAN,时钟的精度要求不大于50,ppm。,-晶振电路起振：开电时的起振是晶振电路必需注意的问题。反相电路输入（,X1）,和输出（,X2）,间的高值电阻及接地电容,CL1、CL2,均有助于电路的起振。对,Intel,的,ICH,芯片,实时时钟的,晶,振电路，为了增加电池寿命，减少了内部反相放大电路的功耗电流（约2,A，,但,驱动能量小），,因而难以起振。外部增加自偏压电路。对电阻电容偏压电路，电池功耗电流小，但偏压不稳定，,有可能停振。特别是在高温高湿的环境，更易于停振。对电阻分压的偏压电路，偏压稳定，不,易停振。但电池功耗电流大。,-,PCB,布线的注意点：为减少地线噪音的影响，,CL1,和,CL2,先相连，再单点接地。接,X1,和,X2,的线,要仅可能短和远离数字信号线，并适当加宽，减少串扰和分布电感的影,响。时钟芯片的电源要专门电感、电容滤波。滤波电容要靠近芯片，与,芯片的连接，要避免用过孔。,X1,X2,4、锁相环（,PLL）,变频电路框图,参考时钟输入,I,经,N,分频输出,F,R,（,F,R,=,F,REF,/N）；,压控振荡器输出,F,VCO,经,M,分频输出,F,FB,（,F,FB,=,F,VCO,/M）；,F,VCO,经,L,分频为变频输出,F,OUT,。,相位频率检测电路（,PFD）,比较,R,与,V,的相位，根据相位差控制电荷泵。向电容充放电，,改变电容上的电压。,电压控制振荡电路（,VCO）,根据电容上的电压调整,VCO,的振荡频率,F,VCO,。迫使,F,FB,的,频率与相位与,F,R,相同（,F,R,=,F,FB,）。,即,F,VCO,=,F,REF,*（M/N）；,变频输出,F,OUT,=,F,REF,*（M/NL）,VCO,的电源和地上的干扰会影响每次振荡的周期，即产生振荡频率的抖动（,Jitter）。,因此,PLL,电路的地和电源要特殊处理。电源用电阻/电感和电容滤波。,若,VCO,的输入电压以,VCO,电源为参考，则,VCO,输入处的电容可不接地，,接,VCO,的电源。,PFD,VCO,分频比,M,分频比,N,F,R,参考时钟输入,F,REF,变频输出,F,VCO,F,FB,分频比,L,变频输出,F,OUT,4、锁相环（,PLL）,变频电路框图（续）,例：,Hub Link,的时钟,F,FB,=,66.5MHz,F,VCO,=,1066MHz,F,DIV1,=,533 MHz,F,OUT,=,266 MHz,DIV A=,2,DIV B,=,2,DIV C=,4,PFD,VCO,66,MHz,Div C,F,VCO,F,DIV1,F,OUT,F,FB,Div A,Div B,(,VCO,振荡频率范围）,=,1.0-1.5 GHz),实际输出,F,DIV2,附：与主时钟芯片有关的问题,变频,-,主时钟芯片的输出信号频率可由两种方式更改：,通过跳线-在加电时芯片检测跳线状态，在加电复位期间得到稳定的频率输出。,通过软件（,BIOS）,经由系统管理总线（,SMB）,更改芯片内部控制寄存器值,接到新寄存器值后，,变频电路需一段时间（,ms,级）才能稳定，而,AGP,和,PCI,时钟,CPU,总线主时钟锁相由主时钟分频产生，,可能更改分频比（选不同分频比的电路）。这样,AGP,和,PCI,时钟输出可能出现毛刺或窄脉冲。因,而变频过程中主时钟的不稳定或,AGP/PCI,时钟的毛刺均易使系统死机。为系统稳定,避免死机,增加软件控制复位信号，变频时最好在这复位期间内。（至少暂停系统运行）,软件变频,选择避免,AGP,和,PCI,的分频有变化,EMI,减少电磁辐射主时钟芯片采用频谱展宽(,Spectrum)、,关闭不用的,DIMM/PCI,槽时钟等技术。此,外可控的驱动强度和芯片外接地电容的调整通过改变边沿斜率也影响,EMI。,频谱展宽：在压控振荡器电压输入上迭加一低频小幅度三角波或正弦波电压，使振荡器输出,频率不固定在很窄的频带内，而在规定的范围内缓慢变化。将频带展宽，,EMI,测试时频带窄，,能量峰值高。频带展宽，能量峰值低。频率变化的范围通常有,+,0.25%、0.5%和-0.5%。频,率有正偏时使建立时间的容限减少，易引起死机。中心频率负偏，可使测试指标略偏低。,不用的,DIMM/PCI,槽等时钟控制：每个时钟输出有运行/停止控制。,BIOS,检测系统配置后，关,闭系统不用的时钟输出。去除了这些时钟线的辐射。减少了功耗和对地/电源的干扰。,系统管理总线（,SMB）-BIOS,通过,SMB,以串行方式访问时钟芯片内的控制寄存器。除选择频率组合；,开/关频谱展宽功能及选频率变化范围；时钟输出的运行/停止控制以外，还可控制时钟输出,的强度、偏移和延迟时间等。,5、接口的时间关系,5.1 接口的类型：开关方式的定义,基本同步时钟接口,源同步接口,流水线接口（线传输时间大于时钟周期的源同步接口）,数据,CLK,CLK,数据,选通,CLK,数据驱动,数据接收,选通接收,数据接收,数据,选通,数据驱动,1,2,3,4,数据接收,1,2,3,4,数据时钟混合编码接口,5.2,基本同步时钟接口,普通同步时钟接口用一共同的时钟源将时钟信号送到地址、数据和控制信号的驱动源,芯片和接收端芯片。例如,SDRAM,时钟缓冲-北桥-,SDRAM,芯片；主时钟芯片-,CPU-,北桥；,主时钟芯片-北桥-,PCI,槽或芯片,若时钟线的传输时间远小于时钟周期，驱动源芯片和接收端芯片可用同一时钟线驱动；,如14.318,MHz,时钟。若时钟线的传输时间与时钟周期相比，不能忽略，驱动源芯片和,接收端芯片分别用同一时钟源，线长需控制的两条时钟线驱动。,时钟,发生器,MCH,北桥,SDRAM,100,MHz,100,MHz,SDRAM,接口,时钟芯片,驱动源芯片,接收端芯片