第十章可编程逻辑器件1

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,10.1,概述,第十章 可编程逻辑器件,10.8,在系统,可编程逻辑,器件,(ISP-PLD),10.7 PLD,的,编程,10.6,现场,可编程门阵列（,FPGA,）,10.5,可擦除的,可编程逻辑,器件,(EPLD),10.4,通用阵列逻辑（,GAL,）,10.3,可编程逻辑阵列（,PAL,）,10.2,现场,可编程逻辑阵列（,FPLA,）,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,1,10.1,概述,从逻辑功能的特点上将数字集成电路分类,可以分为通用型和专用型,.,PLD,产品主要有现场可编程逻辑阵列,FPLA,可编程阵列逻辑,PAL,通用阵列逻辑,GAL,可擦除的可编程逻辑器件,EPLD,和现场可编程门阵列,FPGA,其中,EPLD,和,FPGA,的集成度比较高,称为高密度,PLD.,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,2,输入,输出,A,B C,0 1,0 1,1 0,PLD,电路表示法,PLD,的输入缓冲器和输出缓冲器都采用互补输出的结构，其表示法如图：,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,3,PLD,中采用两种基本门电路,与门和或门，其表示法如下,：,与门,或门,A B C,A B C,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,4,10.2,现场,可编程逻辑阵列（,FPLA,）,现场,可编程逻辑阵列,FPLA,由,可编程,的与,逻辑阵列,和,可编程,的或,逻辑阵列,以及输出缓冲器组成,.,下图为,FPLA,的基本电路结构,:,当,OE=0,时:,Y3,=ABCD+ABCD,Y2,=AC+BD,Y1,=A + B,Y0,=C D,+,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,5,OE,A,B,C,D,与,逻辑阵列,或,逻辑阵列,y,3,y,2,y,1,y,0,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,6,(a),编程前的内部结构,（,b,）,编程后的内部结构,10.3.1PLA,的基本电路结构,10.3,可编程逻辑阵列（,PAL,）,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,7,10.3.2PAL,的几种输出电路结构与反馈形式,PAL,的基本组合输出结构,基本组合输出结构,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,8,PAL,的可编程输入,/,输出结构,I/O,可编程的输入,/,输出结构,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,9,PLA,的具有反馈的寄存器输出结构,具有反馈的寄存器输出结构,D Q,CP Q,CLOCK,EN,Q,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,10,PLA,的算术选通反馈结构,算术选通反馈结构,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,11,10.3.3,PLA,的应用举例,例：,用,PLA,器件设计一个数值判别电路,要求判断,4,位二进制数,DCBA,的大小属于,0,5,，,6,10,，,11,15,三个区间的哪一个,之内。,解：若以,Y,0,= 1,在,0,5,Y,1,= 1,在,6,10,Y,2,= 1,在,11,15,得到函数真值表,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,12,B,A,1,A+B,A,A+B,B,AB,A B,+,A+B,A,AB,0,AB,A B,A+B,B,AB,产生,16,种算术逻辑运算的编程情况,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,13,十进制数,二进制数,Y0 Y1 Y2,D C B A,0,1,2,3,4,5,6,7,8,9,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,1 0 0,0 1 0,0 1 0,0 1 0,0 1 0,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,14,十进制数,二进制数,Y0 Y1 Y2,D C B A,10,11,12,13,14,15,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0 1 0,0 0 1,0 0 1,0 0 1,0 0 1,0 0 1,Y0,= DC+DB,Y1,= DCB+DCB+DCA,Y2,= DC+DBA,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,15,典型产品,GAL16V8,的,电路结构,图,10.4.1GAL,的电路结构,10.4,通用阵列逻辑（,GAL,）,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,16,1.,输入端：,GAL16V8,的,2,9,脚共,8,个输入端，每个输入端有一个缓冲器，并由缓冲器引出两个互补的输出到与阵列；,2.,与阵列部分：它由,8,根输入及,8,根输出各引出两根互补的输出构成,32,列，即与项的变量个数为,16,；,8,根输出每个输出对应于一个,8,输入或门（相当于每个输出包含,8,个与项）构成,64,行，即,GAL16V,8,的与阵列为一个,3264,的阵列,共,2048,个可编程单元（或结点）；,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,17,3.,输出宏单元：,GAL16V8,共有,8,个输出宏单元，分别对应于,12,19,脚。每个宏单元的电路可以通过编程实现所有,PAL,输出结构实现的功能；,4.,系统时钟：,GAL16V8,的,1,脚为系统时钟输入端,与每个输出宏单元中,D,触发器时钟输入端相连，可见,GAL,器件只能实现同步时序电路，而无法实现异步的时序电路；,5.,输出三态控制端,:,GAL16V8,的,11,脚为器件的三态控制公共端。,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,18,来自与阵列,反馈,FMUX,PT,MUX,TSMUX,OMUX,来自零,级输出,10.4.2,输出,逻辑,宏单元,(OLMC),&,XOR(n),第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,19,32,位,成积项禁止,4,位,XOR(n),1,位,SYN,8,位,AC1,（,n,）,1,位,AC0,4,位,XOR(n),32,位,成积项禁止,82,位,PT63PT32,PT31PT0,1215,(n),1219,(n),1519,(n),GAL16V8,结构数字控制的组成,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,20,AC0 AC1（n）,TSMUX,的输出,输出三态缓冲器工作状态,0 0,VCC,工作态,0 1,地电平,高阻态,1 0,OE,OE=1,为工作态,OE=0,为高阻态,1 1,第一乘积项,取值为,1,，工作态,取值为,0,，高阻态,TSMUX,的控制功能表,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,21,AC0 AC1,（,n,）,AC1 (m),反馈信号来源,1 0 ,本单元触发器,Q,端,1 1 ,本单元,I/O,端,0 1,邻级（,m,）,输出,0 0,地电平,FMUX,的控制功能表,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,22,SYN,AC0,ACI(n),XOR(n),工作模式,输出极性,备 注,1,0,1,/,专用输入,/,1,和,11,脚为数据输入，三态门禁止,1,0,0,0,专用组合输出,低电平有效,1,和,11,脚为数据输入，三态门被选通,1,高电平有效,1,1,1,0,反馈组,合输出,低电平有效,1,和,11,脚为数据输入，三态门选通信号是第一乘积项，反馈信号取自,I/O,端,1,高电平有效,0,1,1,0,时序电路中,组合输出,低电平有效,1,脚接,CKL,，,11,脚接,OE,，,至少另有一个,OLMC,为寄存器输出模式,1,高电平有效,0,1,0,寄存器 输 出,低电平有效,1,脚接,CKL,，,11,脚接,OE,高电平有效,23,上图,OLMC,的,5,种工作模式,只要给,GAL,器件写入不同的结构控制字,就可以得到不同类型的输出电路结构,这些电路结构完全可以取代,PAL,器件的各种输出电路结构,.,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,24,10.4.3 GAL,的输入特性和输出特性,GAL,的输入缓冲器电路,输入,R,600欧,T,1,T,5,T,4,T,3,T,2,V,CC,C,A,A,至内部电路,A,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,25,GAL,的输出缓冲器电路,引脚,数据,三态控制,G,1,G,2,G,3,G,4,G,5,G,6,G,7,V,CC,T,1,T,2,T,3,V,CC,V,CC,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,26,两个突出的特点,第一：输出级采用了单一类型的,N,沟道增强型,MOS,管，而不是用,P,沟道管与,N,沟道管互补的,CMOS,结构。因此，它不会发生第二章,2.6.6,所讲的,CMOS,电路的锁定效应。,第二：它的输出具有“软开关特性”。,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,27,(a),输出为高电平,(b),输出为低电平,GAL,的静台输出特性,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,28,10.5,可擦除的,可编程逻辑,器件,(EPLD),10.5.1EPLD,基本结构和特点,EPLD,是继,PAL,、,GAL,之后推出的一种可编程逻辑器件。它采用,CMOSUVEPROM,工艺制作，集成度比,PAL,和,GAL,器件高得多，其产品多半都属高密度,PLD,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,29,与,PAL,和,GAL,相比，,EPLD,有以下几个特点。,首先，由于采用,CMOS,工艺，所以,EPLD,具有,CMOS,器件低功耗、高噪声容限的优点。,其次，因为采用了,UVEPROM,工艺，以叠栅注入,MOS,管作为编程单元，所以不仅可靠性高、可以改写，而且集成度高、造价便宜。,第三个特点是输出部分采用了类似于,GAL,器件的可编程的输出逻辑宏元。,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,30,10.5.2 EPLD,的,与,-,或,逻辑阵列,AT22V10,的结构框图,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,31,每组乘积项分为两部分的乘积结构,OLMC,1,0,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,32,10.5.3 EPLD,的输出,逻辑,宏单元,(OLMC),AT22V10,的,OLMC,电路结构图,至与逻辑阵列,来自与逻辑阵列,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,33,ATV750,的,OLMC,电路结构图,OLMC,I/O,来自与逻辑阵列,至与逻辑阵列,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,34,10.6,现场,可编程门阵列（,FPGA,）,FPGA,又若干独立的可编程逻辑模块,.,属于高密度组成,PLD,集成度可达,3,万门,/,片以上,.,10.6.1,FPGA,的基本结构,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,35,优点,:,克服,与,-,或,逻辑阵列,的局限性,更灵活,各引,角信号的按排更加方便和合理,.,缺点,:,信号传输延迟时间不是确定的且不相等,限,制了器件的工作速度断电后数据丢失,.,不易保密,.,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,36,10.6.1,FPGA,的IOB和CLB,XC2064,的,IOB,电路,IOB,D Q,I/O,I/O CLK,G,1,G,2,MUX,2,ON,OFF（V,CC,）,MUX,1,OE,输入,输出,三态,控制,=,程序控制的数据选择器,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,37,三台缓冲的控制信号,OE.,由,MUX1,给出,MUX1,低电平,IOB,工作在输出小状态,MUX1,高电平,IOB,工作在输入小状态,MUX2,用于输入方式的选择,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,38,CLB,XC2064,的,CLB,电路,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,39,四变量任意函数,两个三变量任意函数,五变量任意函数,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,40,8.6.3 FPGA,的互联资源,金 属 线,开 关 矩 阵,可编程连接点,PIP,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,41,FPGA,的,内部互联资源,水平通用连线,垂直通用连线,垂直长线,全局连线,水平长线,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,42,10.6.4,编程数据的装载,将编程数据写入,FPGA,内部编程数据存储器称为,.,用户,I/O,引脚带有高阻值的拉电阻,装载过程的流程图,DONE,及,REST,为底电平,HDC=,高,LDC=,底,掉电,(,无,HDC,LDC,或拉上,),RESET,无效工作在用户逻辑,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,43,10.7 PLD,的,编程,第一步 进行逻辑抽象,.,第二步 选定,PLD,的类型和型号,.,第三步 选定开发系统,.,第四步 按编程语言的规定格式编写源程序,.,第五步 上机运行,.,第六步 卸载,.,第七步 测试,.,PLD,编程的部骤,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,44,10.8,在系统,可编程逻辑,器件,(ISP-PLD),这种器件的最大特点是编程时既不需要,使用编程器,也不需要将它从所在系统的电路,板上取下,.,缺点,:,必须使用编程器的“离线”编程方式仍不太方便,且与之配合使用的,EPROM,在编程时仍然离不开编程器,.,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,45,10.8.1,低密度,ISP-PLD,S4,写,S0,正常操作,S1,寄存器预置,S2,移位,/,装入,S3,读,(,验证,),上电,HH,HH,HH,HH,LX,LX,LX,LX,ispGAL16z8,编程操作流成图,HL,HL,HL,HL,L X,MODE,SDI,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,46,10.8.2,高密度,ISP-PLD,输入,/,输出单元,(IOC),的电路结构,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,47,ispLSI,器件的编程接口,ispLSI,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,48,10.8.3,在系统可编程通用数字开关,(ispGDS),ispGDS32,的输入,/,输出单元,(IOC),第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,49,ispGDS22,的结构图,可编程开关矩阵,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,50,小结,以开发的,PLD,：,FPAL,，,PAL,，,GAL,，,EPLD,，,FPGA,，,ISP-PLD,FPAL,和,PAL,可靠性好，成本低,GAL,有较强的通用性。,低密度,PLD,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,51,EPLD,信号传输时间短，可预知。,FPGA,没有局限性。,ISP-PLD,更方便，更灵活。,高密度,PLD,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,52,