第八章 可编程逻辑器件

,9/16/2024,*,第八章 可编程逻辑器件,计算机学院,王玲玲,PLD, Programmable Logic Device,一、,PLD,的基本特点,8.1,概 述,1.,数字集成电路从功能上有分为,通用型,、,专用型,两大类,数字,系统,专用集成电路,ASIC,(,A,pplication,S,epecific,I,ntegrated,C,ircuit),可编程逻辑器件,PLD,(,P,rogrammable,L,ogic,D,evice,),片上系统,SoC,(,S,ystem,o,n,C,hip,),2. PLD,的特点：是一种按,通用器件,来生产，但逻辑功能是,由用户通过对器件编程,来设定的,8.1,概 述,二、,PLD,的发展和分类,简单可编程逻辑器件,SPLD,可编程只读存储器（,EPROM,）,现场可编程逻辑阵列（,FPLA,）,可编程阵列逻辑（,PAL,）,通用阵列逻辑（,GAL,）,复杂可编程逻辑器件,CPLD,现场可编程逻辑器件,FPGA,8.1,概 述,三、设计方法的变更,利用,EDA,工具，采用,可编程逻辑器件,，通过设计芯片来实现系统功能。称为基于芯片的设计方法。,可编程逻辑器件设计电路过程如图所示：,电,路方,设案,计,设,计,输,入,优,化,电,路,选,择,器,件,编,程,器时,件序,功检,能查,四、,PLD,中的逻辑图画法,8.1,概 述,五、,PLD,的基本结构,与门,阵列,乘积项,输入,电路,输入信号,互补,输入,输出函数,反馈输入信号,可直接,输出,也可反馈到输入,输出既可以是低电平有,效，又可以是高电平有效。,或门,阵列,和项,输出,电路,PLD,主体,可由或阵列直接输出，,构成组合；,通过寄存器输出，,构成时序方式输出。,8.1,概 述,可编程只读存储器（,EPROM,）,它包含一个,固定,的,“,与,”,阵列和一个,可编程,的,“,或,”,阵列。,或阵列（可编程）,与阵列（固定）,I,2,O,2,O,0,O,1,P,0,P,1,P,2,P,3,P,4,P,5,P,6,P,7,I,0,I,1,O,0,=I,2,I,1,I,0,+I,2,I,1,I,0,+I,2,I,1,I,0,+I,2,I,1,I,0,O,1,=I,2,I,1,I,0,+I,2,I,1,I,0,+I,2,I,1,I,0,+I,2,I,1,I,0,O,2,=I,2,I,1,I,0,+I,2,I,1,I,0,+I,2,I,1,I,0,8.2,现场可编程逻辑阵列,FPLA,(,F,ield,P,rogrammable,L,ogic,A,rray,),它出现于,20,世纪,70,年代。,FPLA,组合,FPLA,时序,FPLA,FPLA,由,可编程,的,与,逻辑阵列和,可编程,的,或,逻辑阵列组成。,一、组合逻辑型,FPLA,二、时序逻辑型,FPLA,8.3,可编程阵列逻辑,PAL,P,rogrammable,A,rray,L,ogic,8.3.1 PAL,的基本电路结构,可编程,“,与,”,阵列,+,固定,“,或,”,阵列,+,输出电路,8.3.2 PAL,的几种输出电路结构和反馈形式,一,.,专用输出结构,其输出端只能用作输出使用。,用途：产生组合逻辑电路,二,.,可编程输入,/,输出结构,8.3.2 PAL,的几种输出电路结构和反馈形式,用途：,组合逻辑电路，,有三态控制可实现,总线,连接,可将输出作,输入,用,三,.,寄存器输出结构,用途：产生时序逻辑电路,8.3.2 PAL,的几种输出电路结构和反馈形式,时序逻辑电路,还可便于对,“,与,-,或,”,输出求反,8.3.2 PAL,的几种输出电路结构和反馈形式,四,.,异或输出结构,五,.,运算反馈结构,8.3.2 PAL,的几种输出电路结构和反馈形式,时序逻辑电路,可产生,A,、,B,的十六种算术、逻辑运算,五,.,运算反馈结构,8.4,通用阵列逻辑,GAL,8.4.1,电路结构形式,采用,电可擦除的,CMOS,制作,，可以用电压信号擦除并可重新编程。,可,编程,“,与,”,阵列,+,固定,“,或,”,阵列,+,可编程输出电路,OLMC,可编程输出逻辑宏单元,通过编程可以将,GAL,设置成不同的工作模式。,GAL16V8,8.4.2,输出逻辑宏单元,OLMC,数据选择器,SYN,：,同步控制字,1,位，八个输出逻辑宏单元共用；,AC0,：,结构控制字,1,位，八个输出逻辑宏单元共用；,AC1(n),：,结构控制字,8,位，每个输出逻辑宏单元一个；,XOR(n),：,极性控制字,8,位，每个输出逻辑宏单元一个,；,PT,：,乘积项禁止控制字,64,位，每个与门一个,。,GAL16V8,的结构控制字,PT(,乘积项,),禁止位,32,位,XOR(n),4 位,AC,0,1,位,结构控制,AC,1,(n),8,位,SYN,1,位,XOR(n),4,位,PT(,乘积项,),禁止位,32,位,PT63,PT31,PT32,PT0,82,位,12 13 14 15,16 17 18 19,12 19,结构控制字及其功能：,（,1,） 同步位,SYN,确定,GAL,器件的输出模式：当,SYN=0,时，器件具有,寄存器型输出,能力；当,SYN=1,时，器件具有,纯组合型输出,能力。,（,2,）结构控制位,AC,0,这一位对于,8,个,OLMC,是公共的，它与,OLMC,各自的,AC,1,（,n,）,配合，控制各个多路开关。,（,3,）结构控制位,AC,1,（,n,）,共有,8,位，每个,OLMC,（,n,）,有单独的,AC,1,（,n,）。对,GAL16V8,来说，,n,为,1219,。,（,4,）极性控制位,XOR,（,n,）,用于控制输出信号的极性。当,XOR,（,n,）,= 0,时，输出信号低有效；当,XOR,（,n,）,= 1,时，输出信号高有效。,（,5,）乘积项禁止位,PT,共,64,位，分别控制与门阵列中的,64,个乘积项，以便屏蔽某些不用的乘积项。,高有效,0 1 0 1,1,脚为,CK,，,11,为,OE,低有效,寄存器型,输出,0 1 0 0,高有效,0 1 1 1,1,脚为,CK,，,11,为,OE,，,至少另有一个,OLMC,是寄存器型输出,低有效,时序电路中的,组合输出,0 1 1 0,高有效,1 1 1 1,1,脚和,11,为数据输入，三态门的选通信号是第一乘积项,低有效,反馈,组合输出,1 1 1 0,高有效,1 0 0 1,1,脚和,11,为数据输入，三态门总是选通,低有效,专用,组合输出,1 0 0 0,1,脚和,11,为数据输入，三态门禁止,专用输入模式,1 0 1 ,备 注,输出极性,配 置 功 能,SYN AC,0,AC,1,(n) XOR(n),OLMC,的 配 置 控 制,8.6,复杂的可编程逻辑器件,CPLD,与,PAL,、,GAL,相比，,CPLD,的,集成度更高,，有,更多,的,输入端,、,乘积项,和更多的,宏单元,；,每个块之间可以使用,可编程内部连线,(,或者称为可编程的开关矩阵,),实现相互,连接,。,CPLD,器件内部含有多个,逻辑块,GLB,，每个逻辑块都相当于一个,GAL,器件,;,8.6.1 CPLD,的总体结构,8.6.1 CPLD,的总体结构,全局布线池,通用逻辑块,GLB,I/O,端口,输出布线池,ispLSI1032E,内部结构,8.7,现场可编程门阵列,FPGA,1. FPGA,的基本结构,FPGA,：,采用,CMOS,工艺，结构为,LCA,（逻辑单,元阵列），可重复编程器件。属于大规模、,高密度,PLD,。其集成度可达百万门以上。,FPGA,可编程互连资源,IR,输入输出模块,I/OB,可编程逻辑模块,CLB,1. FPGA,的基本结构框图,CLB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,IOB,CLB,CLB,CLB,CLB,CLB,可编程输入输出块,可组态逻辑块,可编程互连资源,PI,可以设置为输入,/,输出；,输入时可设置为：同步（经触发器）,异步（不经触发器）,输入输出模块,I/OB,可编程逻辑模块,CLB,本身包含了组合电路和触发器，可构成小的时序电路,将许多,CLB,组合起来，可形成大系统,组合逻辑电路的,3,种不同的组态,这种通用的模块由,N,沟道,MOS,管和,CMOS,反相器组成，输出与输入间的函数关系由编程控制信号决定。,将,编程控制信号,与,函数对应关系,列成函数表，在编程过程中通过,查表,即可找出所需的编程数据。,图中,NMOS,管构成通用逻辑模块。,A,、,B,是两个输入变量，,F,为输出逻辑函数，,C,0,、,C,1,、,C,2,、,C,3,是编程控制信号，它们接,NMOS,管的漏极。,查找表（,LUT,）就是一个有,N,根，一般是,4,根地址线的,16x1,的,RAM,存储器。,（,存储容量取决于输入数量，,N,个输入的逻辑函数，需要,2,N,容量的,SRAM,来实现。,）,工作原理：,当用户通过原理图或,HDL,语言描述了一个,4,输入的逻辑电路后，,EDA,软件就会按设计要求,自动计算,逻辑电路的所有可能的结果，,并把该结果事先写入这个,RAM,存储器,。这样，当输入变量作为,RAM,的地址信号输入时，预期的结果（输出逻辑函数）就作为,RAM,的存储数据输出了。,（,查找表存储组合逻辑值,）,例：一个,4,输入与门组合逻辑函数,CLB,中的存储电路,可编程互连资源,IR,CPLD,/FPGA,是,80,年代初期开始发展起来的一种数字电子器件开发与设计技术，是目前电子设计领域中,最具活力和发展前途,的一项技术,。,C,PLD,/FPGA,内部具有大量组成数字电路的最小单元,门电路，而这些门电路,并没有固定怎样连接,，门电路的连接可,通过编程,的方法加以,设计,，同时输入,/,输出脚的连接可自己设置，故这种电路给我们带来了极大的方便。,复杂可编程逻辑器件,CPLD/FPGA,特点,CPLD,集成度相对小一点，多用于,2,万门,规模,以下,的设计，,适合实现较复杂的组合逻辑,，如编、译码设计。,FPGA,，集成度较高，内部触发器多，多用于,1,万门以上,的大规模系统设计，,适合做复杂的时序逻辑设计,，如数字信号处理和各种算法。,目前,FPGA,的单片集成度已超过,1,千万门，可以在这种高集成度的,FPGA,芯片上设计,CPU/DSP,。,FPGA,与,CPLD,的区别,编程技术与数据易失性,通常,FPGA,采用,SRAM,进行功能配置，可以重复编程，但系统掉电后，,SRAM,中的数据丢失。因此，需在,FPGA,外加,EPROM,，,将配置数据写入其中，系统每次上电自动将数据引入,SRAM,中。,而一般,CPLD,器件采用,EEPROM,存储技术，可重复编程，且系统掉电后，,EEPROM,中的数据不会丢失，适于数据的保密。,Provider,Product,Description,EDA Tool,Altera,CPLD,：,MAX,；,FPGA,：,FLEX,，,APEX,，,Cyclone,，,Stratix,One of the 3 biggest PLD providers in the world.,Reprogrammable PLD,MAX+PLUS ,（,第三代），,Quartus,（,第四代）,Xilinx,赛灵思,CPLD,：,CoolRunner,，,XC9500,；,FPGA,：,XC4000,，,Virtex,，,Spartan,One of the 3 biggest PLD providers in the world. The,inventer,of,FPGA,.,Reprogrammable PLD,Foundation,（,早期的开发工具,）,，,ISE,Lattice,莱迪思,高密度,PLD,：,ispLSI,，,ispMACH,；,低密度,PLD,：,ispGAL,/PAL,，,ispGDX,，,ispGDS,One of the 3 biggest PLD providers in the world. The,inventer,of,ISP,technology,GAL.,ispDesignEXPERT,，,ispLEVER,（,2002,年新推出）,Actel,eX,，,MX,，,SX/SX-A,The leader of,OTP,（One Time Programmable ）FPGA. Widely used in military，aeronautics and space fields.,Designer，Libro2.2,主要的,PLD,厂商,国外主要的,CPLD/FPGA,开发系统,Altera,:,MAX+PlusII,、,QuartusII,Xilinx: Foundation,、,ISE,、,Alliance,Lattice:,Synario,、,ispDesignEXPERT,、,Vantis,Altec,: Active CAD,8.8 PLD,的编程,用户在开发软件中输入设计及要求。,检查、分析和优化。完成对电路的划分、布局和布线,编程的实现：由可编程器件的开发软件自动生成的。,生成编程数据文件,写入,CPLD,计算机根据用户编写的源程序运行开发系统软件，产生相应的编程数据和编程命令，通过五线编程电缆接口与,CPLD,连接。,将电缆接到计算机的并行口，通过编程软件发出编程命令，将编程数据文件（*,JED,）,中的数据转换成串行数据送入芯片。,编程条件,（,1,）专用编程电缆；（,2,）微机；（,2,）,CPLD,编程软件。,