数字电子技术第四章

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,触发器,第四章 时序逻辑电路,时序电路概述,同步时序电路的分析,同步时序电路的设计,异步时序电路,小结,相关知识回顾：,组合电路：,不含记忆元件,、无反馈,、输出与原来状态无关。,本章任务：,时序电路：,本章重点：,掌握触发器的逻辑功能，小规模时序电路的分析方法与设计方法。,含记忆元件,、有反馈,、输出与原来状态有关。,介绍基本,记忆,单元电路触发器，主要内容有电路结构、工作原理和逻辑功能。,介绍时序电路的基本概念、组成结构、逻辑功能，时序电路的分析方法与设计方法。,第四章 时序逻辑电路,第一节 触发器,触发器,能够存储一位二进制信息的基本单元电路。,触发器特点,1.,具有两个稳定状态,，分别表示逻辑,0,和逻辑,1,。,2.,在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，,能保持状态不变。,触发器分类,按,触发方式,分：电位触发方式、主从触发方式及边沿触发方式。,按,逻辑功能,分：,RS,触发器、,D,触发器、,JK,触发器和,T,触发器。,R,D,、,S,D,为,1,输出不变,一、基本,RS,触发器,1,1,1,0,1,1,0,1,（一）与非门构成的基本,RS,触发器,2.,组成结构,两个稳定状态：,1.,逻辑符号,输出：,Q,，,输入：,R,D,，,S,D,R,D,=1，,S,D,=1：,Q,=0，,Q,=1,R,D,=1，,S,D,=1：,Q,=1，,Q,=0,&,G,1,Q,R,D,&,G,2,Q,S,D,Q,Q,R,D,S,D,R,S,&,G,1,Q,R,D,&,G,2,Q,S,D,R,D,S,D,Q Q,010 1,101 0,00,不定（,X,）,11,不变,&,G,1,Q,R,D,&,G,2,Q,S,D,一、基本,RS,触发器,4.,特征表,1,0,1,1,3.,工作原理,1,0,0,0,R,D,、,S,D,同时变为,1,时，输出不稳定。,R,D,=0，,S,D,=1：,Q,=1，,Q,=0,R,D,=1，,S,D,=0：,Q,=0，,Q,=1,R,D,=0，,S,D,=0：,Q,=1,，,Q,=1,，,且不稳定,R,D,=1，,S,D,=1：,Q,，,Q,保持不变,0,1,0,1,&,G,1,Q,R,D,&,G,2,Q,S,D,&,G,1,Q,R,D,&,G,2,Q,S,D,Q,：,触发器原端或,1,端,。,R,D,：置,0,或复位端（低电平有效，逻辑符号上用圆圈表示。）,S,D,：置,1,或置位端（低电平有效）,Q,：,触发器非端或,0,端,通常将,Q,端状态作为触发器的输出状态。,一、基本,RS,触发器,R,D,S,D,Q Q,010 1,101 0,00,不定（,X,）,11,不变,4.,特征表,Q,Q,R,D,S,D,R,S,R,D,S,D,Q,n,Q,n,+1,0 0 0 X,0 0 1 X,0 1 0 0,0 1 1 0,1 0 0 1,1 0 1 1,1 1 0 0,1 1 1 1,5.,特征方程,Q,n,+1,卡诺图,特征方程,Q,n,：,原状态或现态,Q,n,+1,：,新状态或次态,输入同为,1,，输出不变。,特征表,一、基本,RS,触发器,输入同为,0,，输出不定。,置,1,有效，输出,Q,为,1,。,置,0,有效，输出,Q,为,0,。,约束条件：输入信号不能同时为零。,Q,n,R,D,S,D,00,01,11,10,0,1,0,0,0,1,1,1,Q,n,+1,ARCHITECTURE,rsff_a,OF,rsff2,IS,BEGIN,PROCESS,(r, s),VARIABLE,state : bit :=0;,BEGIN,END PROCESS ;,END,rsff_a,;,6. VHDL,描述,一、基本,RS,触发器,不定状态的描述,逻辑功能的描述,状态输出,ENTITY,rsff2,IS,PORT,(r, s :,IN,bit; q,nq,:,OUT,bit);,END,rsff2;,ASSERT NOT,(r=0,AND,s =0),REPORT,Both r and s =0,SEVERITY,error;,IF,r=1,AND,s=1,THEN,state := state;,ELSIF,r = 1,AND,s = 0,THEN,state := 1;,ELSE,state := 0;,END IF,;,q = state ;,nq,=,NOT,( state ) ;,端口,(,输入,/,输出）定义,一、基本,RS,触发器,（二）或非门构成的基本,RS,触发器,2.,组成结构,1.,逻辑符号,输出：,Q,，,输入：,R,D,，,S,D,R,D,S,D,Q,n,+1,0 0,Q,n,0 1 1,1 0 0,1 1 X,3.,特征表、特性方程,Q,Q,R,D,S,D,R,S,1,G,1,Q,R,D,1,G,2,Q,S,D,1.,电路组成与工作原理,CP,=0,：,状态保持,增加一个控制端，控制触发器的状态随输入变化,。,S,=0,，,R,=0,：,Q,n,+1,=,Q,n,S,=1,，,R,=0,：,Q,n,+1,=1,S,=0,，,R,=1,：,Q,n,+1,=0,S,=1,，,R,=1,：,Q,n,+1,= X,输入端,R,、,S,通过与非门作用于基本,RS,触发器。,CP,=1：,RS,触发器输入端均为,1,。,一、基本,RS,触发器,（三）同步,RS,触发器,第一部分：与非门,G,1,和,G,2,构成基本,RS,触发器,第二部分：与非门,G,3,和,G,4,构成控制电路,G,2,S,&,G,1,Q,R,&,Q,G,3,S,&,G,4,R,&,CP,1,1,符号：,Q,Q,R,S,1R,1S,CP,C1,2.,特征表,约束条件：输入不能同时为,1,。,3.,特征方程,R,S,Q,n,+1,00,Q,n,01 1,10 0,11 X,一、基本,RS,触发器,CP,=1,：,S,=0,，,R,=0,：,Q,n,+1,=,Q,n,S,=1,，,R,=0,：,Q,n,+1,=1,S,=0,，,R,=1,：,Q,n,+1,=0,S,=1,，,R,=1,：,Q,n,+1,= X,（三）同步,RS,触发器,假设：,CP,=1,时，输入信号不改变。,4.,同步,RS,触发器波形图分析,SR,=00,Q,保持。,一、基本,RS,触发器,SR,=10,Q,置,1,。,SR,=01,Q,置,0,。,SR,=11,Q,不定。,二、主从触发器,1.,逻辑符号,（一）主从,RS,触发器,输入信号：,R,、,S,（,高有效）,同步,RS,触发器在,CP,时，,R,、,S,变化引起,输出多次改变。,时钟输入：,CP,主从触发器有多种：主从,RS,触发器、主从,JK,触发器及主从,T,触发器等,。,异步置,0,、置,1,：,R,D,、,S,D,（,不受,CP,限制，低有效）,输出信号,：,Q,、,Q,Q,Q,R,S,1R,1S,CP,C1,S,D,S,R,D,R,二、主从触发器,2.,组成及工作原理,组成：由两个同步,RS,触发器级联而成。,工作原理：,从触发器,主触发器,CP,为高电平：主触发器输出,A,、,B,按照同步,RS,触发器的功能翻转，从触发器的状态不变，,Q,状态保持。,CP,变为低电平：信号,A,、,B,作为从触发器,S,、,R,信号输入，从触发器状态变化。从触发器的动作发生在,CP,的下降沿。,CP,为低电平以后：主触发器维持原状态不变，从触发器的状态不再改变。,时钟,CP,直接作用于主触,发器，反相后作用于从触发器。,主从,RS,触发器的翻转只发生在,CP,的下降沿。,3.,特征表,4.,特征方程,R,S,Q,n,+1,00,Q,n,01 1,10 0,11 X,主从,RS,触发器特征表,二、主从触发器,结论：,主从,RS,触发器,的特性方程与,同步,RS,触发器,相同，只是控制方式不同，逻辑符号亦不同。,Q,Q,R,S,1R,1S,CP,C1,S,D,S,R,D,R,Q,Q,R,S,1R,1S,CP,C1,二、主从触发器,1.,组成,（二）主从计数触发器,2.,逻辑功能,R,=,Q,n,S,=,Q,n,特征方程表明：每一个,CP,的下降沿都会使触发器的输出状态发生一次变化。触发器以一位二进制数方式记录,CP,时钟信号的个数，称其为计数触发器，也称为,T,触发器。,3.,逻辑符号,Q,Q,R,S,1R,1S,CP,C1,S,D,S,R,D,R,Q,Q,CP,C,S,D,S,R,D,R,Q,Q,CP,C,二、主从触发器,4.,应用,电路连接的特点：第一个触发器的,CP,1,端作为计数脉冲,CP,输入端，,Q,1,与第二个触发器的,CP,2,端相连，依次有,Q,i,与,CP,i+1,相连，触发器的输出,Q,4,Q,3,Q,2,Q,1,代表四位二进制数。,CP,Q,1,Q,1,1R,1S,C1,S,R,Q,2,Q,2,1R,1S,C1,S,R,Q,3,Q,3,1R,1S,C1,S,R,Q,4,Q,4,1R,1S,C1,S,R,二、主从触发器,4.,应用,每一个,CP,下降沿，都会使,Q,的状态变化，,Q,4,Q,3,Q,2,Q,1,代表四位二进制数,，故称该电路为四位二进制计数器。,CP,信号频率每经过一个触发器频率减半，,Q,4,输出信号的频率是输入脉冲的十六分之一，这种频率之间的关系称为“分频”。,Q,1,是,CP,信号的二分频，,Q,4,是,CP,信号的十六分频。,二、主从触发器,1.,逻辑符号,（三）主从,JK,触发器,输入信号：,J,、,K,时钟输入：,CP,异步置,0,、置,1,：,R,D,、,S,D,（,不受,CP,限制，低有效）,输出信号,：,Q,、,Q,Q,Q,K,J,1K,1J,CP,C1,S,D,S,R,D,R,2.,逻辑功能,由两个同步,RS,触发器构成,CP,=0,：,从触发器接受主触发器状态并动作,CP,=1:,主触发器接受激励信号并,动作,二、主从触发器,主触发器,从触发器,1,时钟,CP,直接作用于主触发,器，反相后作用于从触发器。,忽略异步输入信号,R,D,S,D,特征表,K,J,Q,n,+1,00,Q,n,10 0,01 1,11,特征表,K,J,Q,n,+1,00,Q,n,10 0,01 1,11,2.,状态转换图和激励表,激励表,Q,n,Q,n,+1,J,K,0 0 0 0,1 1 0 0,0 0 0 1,1 0 0 1,0 1 1 0,1 1 1 0,0 1 1 1,1 0 1 1,0,状态,0,状态,1,J,=0,K,=,X,K,=0,J,=,X,J,=1,K,=,X,K,=1,J,=,X,状态转换图,二、主从触发器,1,3.,主从,JK,触发器对激励信号的要求,CP,=1,期间,若,J,、,K,变化，触发器的状态与特征表不一致。,二、主从触发器,为了使主从触发器的逻辑功能符合特征表，,要求,J,、,K,信号在时钟,CP,上升沿之前输入，且一直保持到下降沿到来之后。,（四）主从,触发器,JK,触发器的,J,、,K,端连接在一起构成,T,触发器。,T,特征表,T Q,n,+1,0,Q,n,1,2.,逻辑符号,3.,特征表,二、主从触发器,1.,组成结构,JK,特征表,K,J,Q,n,+1,0 0,Q,n,1 0 0,0 1 1,1 1,Q,Q,T,1T,CP,C1,S,D,S,R,D,R,激励表,Q,n,Q,n,+1,T,0 0 0,0 1 1,1 0 1,1 1 0,4.,状态转换图,5.,特征方程,二、主从触发器,0,T,=0,T,=1,1,T,=1,T,=0,主从触发器：,CP,=1,若,J,、,K,变化，触发器的状态与特征表不一致。,（一）,维持阻塞,D,触发器,1.,逻辑符号,输入信号：,D,时钟输入：,CP,(,上升沿触发,),边沿触发器：,上升沿触发或下降沿触发,，,激励端的信号在触发信,号的前后几个延迟时间内保持不变，便可以稳定地,根据特征表工作。,三、边沿触发器,具有较强的抗干扰能力，可靠性高。,输出信号,：,Q,、,Q,异步置、置：,R,D,、,S,D,Q,Q,D,2,1D,CP,C1,S,D,S,R,D,R,D,1,&,对激励信号要求严格，抗干扰能力差。,0,1,1,1,0,2.,逻辑功能,D,1,，,Q,n,0,，,CP,上升沿：,Q,n,+1,1,D,1,，,Q,n,1,D,0,，,Q,n,0,D,0,，,Q,n,1,CP,上升沿：,Q,n,+1,?,自己分析：,置,1,维持线,三、边沿触发器,置,0,阻塞线,0,1,1,1,1,0,1,0,0,1,0,0,1,1,1,0,1,忽略异步信号,输出维持不变,Q,n,+1,=,D,特征表,D,Q,n,+1,0 0,1 1,激励表,Q,n,Q,n,+1,D,0 0 0,0 1 1,1 0 0,1 1 1,3.,状态转换图,4.,特征方程,三、边沿触发器,0,D,=1,D,=0,1,D,=1,D,=0,（二）边沿,JK,触发器,1.,逻辑符号,输入信号：,J,、,K,时钟输入：,CP,（,下降沿触发）,三、边沿触发器,输出信号,：,Q,、,Q,2.,组成结构,集电极开路与非门,1,、,2,是输入引导门，其传输延迟时间比与或非门,3,、,4,长。,与或非门,3,、,4,构成基本触发器,。,Q,Q,K,J,1K,1J,CP,C1,三、边沿触发器,3.,工作原理,CP,=0,：,触发器状态保持；,CP,由,1,变为,0,：门,3,、,4,可以等效成一个基本,RS,触发器，输出状态由,g,、,h,电平决定。,CP,=1,：,触发器状态保持；,由于门,1,、,2,的延迟时间较长，,g,及,h,的状态保持的是,CP,下降沿之前的,J,、,K,信号。,结论：只要在,CP,下降沿前一个门的延迟时间,J,、,K,信号保持不变，触发器就能稳定翻转。在,CP,变为,0,后，即使,J,、,K,变化，由于门,1,、,2,延迟的作用，触发器的状态不受,J,、,K,变化的影响。,边沿,JK,触发器的特征表、状态转换图、特征方程均与主从,JK,触发器相同。,CP,=0,：,h,和,g,端为,1,，门,3,及,4,被封锁，触发器状态保持。,CP,=1,：,状态可以表示为：,触发器的状态维持不变。,1.,移位寄存器,四、触发器的应用,应用：,四个,D,触发器的时钟接在一起，作为移位脉冲。,置,0,端连在一起作为清零端，加入一个负脉冲，各触发器的状态全为,0,。,置,1,端接在一起，接高电平。,数码,1,数码,1,数码,2,数码,1,数码,3,数码,2,数码,1,数码,4,数码,3,数码,2,2.,计数器,CP,i+1,与,Q,i,相连，,Q,i+1,在,Q,i,下降沿翻转。,四、触发器的应用,D,与,Q,连接，因此,Q,在,CP,上升沿翻转。,由,D,触发器构成的四位二进制计数器,3.,触发器逻辑功能变换,四、触发器的应用,（,1,）,JK,触发器改为,D,触发器,JK,触发器特征方程：,D,触发器特征方程：,J,D,D,比较得：,（,2,）,D,触发器改为,JK,触发器,D,触发器特征方程：,JK,触发器特征方程：,比较得：,若用与非门实现，则：,Q,Q,K,J,1K,1J,CP,C1,1,D,1.,同步,RS,触发器,2.,主从,JK,触发器,3.,维持阻塞,D,触发器,逻辑功能与主从,JK,触发器相同， 只是触发方式不同。,Q,n,+1,=,D,4.,边沿,JK,触发器,触发器小结,本小节应重点掌握以下内容：触发器的基本概念；电平触发与边沿触发的概念；,RS,、,JK,、,D,触发器的符号及其逻辑功能；触发器的基本应用、逻辑功能之间的转换等。,Q,Q,R,S,1R,1S,CP,C1,Q,Q,K,J,1K,1J,CP,C1,S,D,S,R,D,R,Q,Q,D,2,1D,CP,C1,S,D,S,R,D,R,D,1,&,型 号,功 能 名 称,74LS/ALS74（H，S，L）,双,D,触发器，上升沿触发,74LS75,四,D,锁存器,74LS/ALS109,双,JK,触发器，上升沿触发,74LS/ALS112（S）,双,JK,触发器，下降沿触发,74LS/ALS113（S）,双,JK,触发器，下降沿触发，仅含预置端,74LS/ALS114（S）,双,JK,触发器，下降沿触发，共用时钟、共用复位,74LS/ALS174（S）,六,D,触发器，共用清零,74LS/ALS175（S）,四,D,触发器，共用时钟、共用清零,74LS/ALS273,八,D,触发器，带异步清零,74LS/ALS373,八,D,锁存器，三态输出,74LS/ALS374,八,D,触发器，含输出使能，三态输出,常用,TTL,集成触发器,第二节 时序电路概述,时序电路的特点,1.,组合电路：,电路的输出,只与电路的输入有关，,与电路的,前一时刻,的状态无关。,2.,时序电路：,电路在某一时刻的输出,取决于该时刻电路的输入,还取决于,前一时刻电路的状态,时序电路结构特点,：,组合电路,+,触发器,电路的状态与,时间,顺序有关,由触发器保存,第二节 时序电路概述,组合电路,存储电路,Z,1,Z,n,W,1,W,h,Y,1,Y,k,X,1,X,n,时钟信号,未注明,输出方程：,Z,（,t,n,）,=,F,X,（,t,n,），,Y,（,t,n,）,状态方程：,Y,（,t,n,+1,）,=,G,W,（,t,n,），,Y,（,t,n,）,驱动方程,:,W,（,t,n,）,=,H,X,（,t,n,），,Y,（,t,n,）,时序电路的结构,存储电路,输入信号,存储电路输出信号,时序电路输出信号,时序电路输入信号,现态,，或,原状态,次态,或,新状态,式中：,t,n,、,t,n,+1,表示相邻的两个离散时间,时序电路的分类,1.,根据时序电路输出信号的特点分类,Z,（,t,n,）,=,F,Y,（,t,n,）,穆尔型（,Moore,）,电路,F,X,（,t,n,），,Y,（,t,n,）,米里型（,Mealy,）,电路,2.,根据,时序电路中时钟信号的连接方式分类,时序电路,同步：,异步：,存储电路里,所有触发器,由一个,统一的时钟,脉冲源控制,没有统一的时钟脉冲,第二节 时序电路概述,第三节 同步时序电路的分析,同步时序电路的分析就是根据给定的同步时序电路，通过列写方程，分析计算在时钟信号和输入信号的作用下，电路状态的转换规律以及输出信号的变化规律，最后说明该电路完成的逻辑功能。,作,时序图,列写各触发器的,驱动方程,列写时序电路的,输出方程,求触发器的,状态方程,作,状态转换表,或,状态转换图,描述时序电路的逻辑功能,同,步,时,序,电,路,的,分,析,步,骤,画出时钟脉冲作用下的输入、输出波形图,描述输入与状态转换关系的表格或图形,根据特性方程,组合电路的输出,输入端的表达式，,如,T,、,J,、,K,、,D,。,一、分析步骤,Q,2,n,Q,1,n,CP,1,Q,1,Q,1,1K,1J,C1,FF,1,Q,2,Q,2,1K,1J,C1,FF,2,Z,&,例：,已知同步时序电路的逻辑图，试分析电路的逻辑功能。,解：,1.,列写驱动方程和输出方程,驱动方程：,J,1,n,=,K,1,n,= 1,J,2,n,=,K,2,n,=,Q,1,n,输出方程,:,Z,n,=,Q,1,n,Q,2,n,2.,求状态方程,JK,触发器的特征方程为：,二、分析举例,将,J,、,K,分别代入，得到两个触发器的状态方程,3.,作出电路的,状态转换表,及状态转换图,填状态转换表方法：,列出,Q,2,n,Q,1,n,所有组合,由状态方程,求,Q,2,n,+1,Q,1,n,+1,二、分析举例,由输出方程,求,Z,n,次 态,Q,2,n,+1,Q,1,n,+1,现 态,Q,2,n,Q,1,n,输出,Z,n,0 0,0 1,1 0,1 1,Z,n,=,Q,1,n,Q,2,n,0 1,1 0,1 1,0 0,0,0,0,1,将,Q,2,n,、,Q,1,n,分别代入状态方程求,Q,2n+1,、,Q,1n+1,将,Q,2,n,、,Q,1,n,分别代入输出方程求,Z,/0,次 态,Q,2,n,+1,Q,1,n,+1,现 态,Q,2,n,Q,1,n,输出,Z,n,0 0,0 1,1 0,1 1,0 1,1 0,1 1,0 0,0,0,0,1,由状态表转换表绘出状态转换图,00,01,11,/0,/1,/,Z,n,/0,二、分析举例,Q,2,Q,1,转换方向,电路状态,输入,/,输出,10,4.,作时序图,为了更好地描述电路的工作过程，常给出时序图或称波形图，画出时钟脉冲和输入信号的作用下，状态和输出信号变化的波形图。,利用状态表或状态图，首先画出时钟脉冲，再画出状态,Q,2,Q,1,波形图，最后画输出波形。,二、分析举例,依据电路图可知下降沿触发,/0,00,01,11,/0,/1,/0,10,5.,逻辑功能分析,通过状态转换图的分析，可以清楚地看出，每经过,4,个时钟脉冲的作用，,Q,2,Q,1,的状态从,00,到,11,顺序递增，电路的状态循环一次，同时在输出端产生一个,1,信号输出。,该电路是一个模,4,计数器，时钟脉冲,CP,为计数脉冲输入，输出端,Z,是进位输出。也可将该计数器称为两位二进制计数器。,电路属于摩尔型模,4,计数器。,输出仅取决于电路本身的状态。,二、分析举例,/0,00,01,11,/0,/1,/0,10,例：,分析同步时序电路的逻辑功能。,解：,1.,列写驱动方程和输出方程,驱动方程：,输出方程,:,Q,2n,2.,求状态方程,根据,JK,触发器的特征方程求状态方程,二、分析举例,X,Q,1n,0,0,0,0,1,1,1,1,0 0,0 1,1 0,1 1,0 0,0 1,1 0,1 1,3.,作出电路的,状态转换表,及状态转换图,填状态转换表方法：,列出,XQ,2,n,Q,1,n,所有组合,由状态方程,求,Q,2,n,+1,Q,1,n,+1,二、分析举例,由输出方程求,Z,0 1,1 0,1 0,1 0,0,0,1,0,0 0,0 0,0 0,0 0,0,0,0,0,次 态,Q,2,n,+1,Q,1,n,+1,现 态,Q,2,n,Q,1,n,输出,Z,n,输入,X,0,0,0,0,1,1,1,1,0 0,0 1,1 0,1 1,0 0,0 1,1 0,1 1,0 1,1 0,1 0,1 0,0,0,1,0,0 0,0 0,0 0,0 0,0,0,0,0,次 态,Q,2,n,+1,Q,1,n,+1,现 态,Q,2,n,Q,1,n,输出,Z,n,输入,X,00,01,10,11,0/0,1/0,0/0,0/0,1/0,1/0,0/1,二、分析举例,结论：该电路是序列检测器，当序列信号为,3,个或,3,个以上连续,0,时，输出为,1,；否则输出为,0,。,由状态转换表求状态转换图,1/0,X,/,Z,Q,2,Q,1,三、分析小结,作,时序图,列写各触发器的,驱动方程,列写时序电路的,输出方程,求触发器的,状态方程,作,状态转换表,或,状态转换图,描述时序电路的逻辑功能,同,步,时,序,电,路,的,分,析,步,骤,简单的电路可直接绘出状态转换图,无要求可不画,分析步骤不是必须执行且固定不变的步骤，实际应用中可以灵活处理。,第四节 同步时序电路的设计,同步时序电路的设计步骤,同步时序电路设计举例,完全给定状态转换表的化简,画逻辑电路图,画全状态图，检查设计,如不符合要求，重新设计,一、设计步骤,选触发器类型，求驱动方程、输出方程,状态编码,状态简化求最小化状态表,建立原始状态图,原始状态表,给定逻辑功能,例：,设计一个序列检测器，每当输入,011,码时，对应最后一个,1,，电路输出为,1,，否则输出为,0,。,解：,1.,画出原始状态图与原始状态表,输入端,X,：,输入一串行随机信号；,输出端,Z,：,当,X,出现,011,序列时，,Z,=1,；,否则,Z,=0,。,1/0,0/0,0/0,1/,1,0/0,0/0,1/0,1/0,X,S,n,0,1,A,B,C,D,B,/0,A,/0,B,/0,C,/0,B,/0,D,/,1,B,/0,A,/0,S,n,+1,/,Z,二、设计举例,A,B,C,D,X,S,n,0,1,A,B,C,D,B,/0,A,/0,B,/0,C,/0,B,/0,D,/,1,B,/0,A,/0,S,n,+1,/,Z,2.,状态简化,等价状态,可以合并为一个状态。,X,S,n,0,1,A,B,C,B,/0,A,/0,B,/0,C,/0,B,/0,A,/,1,3.,状态编码,00,01,10,11,A,B,C,Q,1,Q,0,-,两个触发器状态,X,Q,1,n,Q,0,n,Q,1,n,+1,Q,0,n,+1,/,Z,0 0,0 1,0 1,1 0,01/0,00/0,01/0,10/0,01/0,00/,1,二、设计举例,相同输入时，对应的输出也相同。,尽量采用相邻代码,状态转换表,4.,确定触发器类型，编写状态表，求驱动方程和输出方程。,触发器类型：,选,T,触发器,编写状态表：,输入,X,现 态,Q,1,n,Q,0,n,驱动信号,T,1,T,0,次 态,Q,1,n,+1,Q,0,n,+1,输出,Z,0,0,0,0 0,0 1,1 0,1,1,1,0 0,0 1,1 0,0,0,0,0,0,1,0 0,0 0,1 0,0 1,0 1,0 1,0,1,0,0,1 1,0 0,1 0,1,1,（,1,）填,X,=0,与,X,=1,时,电路的现态与次态，,及相应的输出。,（,2,）填写相应的,1,、,0,的取值,。,根据现态与次态的取值，决定,T,的取值。,（,3,）填,1,、,0,的卡诺,图，求函数的表达式。,二、设计举例,相同：,T,=0,不同：,T,=1,X,Q,1,Q,0,00,01,11,10,0,1,0,1,1,0,1,0,T,0,X,Q,1,Q,0,00,01,11,10,0,1,0,1,1,1,0,0,T,1,驱动方程：,Q,1,Q,0,取,11,组合的状态未使用，在卡诺图中暂按无关项处理。,根据化简时约束项的使用情况，反填状态表，得全状态转换表。,T,0,：,XQ,1,Q,0,为,111,时，以,1,对待；,XQ,1,Q,0,为,011,时，以,0,对待。,二、设计举例,输出方程：,T,1,：,XQ,1,Q,0,为,011,和,111,时，均以,1,对待。,二、设计举例,状态转换表,输入,X,现 态,Q,1,n,Q,0,n,驱动信号,T,1,T,0,次 态,Q,1,n,+1,Q,0,n,+1,输出,Z,0,0,0,0 0,0 1,1 0,1,1,1,0 0,0 1,1 0,0,0,0,0,0,1,0 0,0 0,1 0,0 1,0 1,0 1,0,1,0,0,1 1,0 0,1 0,1,1,状态转换表,输入,X,现 态,Q,1,n,Q,0,n,驱动信号,T,1,T,0,次 态,Q,1,n,+1,Q,0,n,+1,输出,Z,0,0,0,0 0,0 1,1 0,1,1,1,0 0,0 1,1 0,0,0,0,0,0,1,0 0,0 0,1 0,0 1,0 1,0 1,0,1,0,0,1 1,0 0,1 0,1,1,0,0,1,1 1,0,1 1,1,1,1,0,0,1,0,0,全,二、设计举例,5.,画逻辑电路图,二、设计举例,Q,1,Q,1,1T,C1,Q,0,Q,0,1T,C1,CP,X,&,1,&,1,1,Z,&,6.,画全状态转换图,0/0,0/0,0/0,0/0,1/0,1/0,1/0,1/1,二、设计举例,结论：该电路只有在输入序列,X,为,011,时，输出,Z,才,为,1,，符合设计要求。,11,状态为无效状态，该电路是一个能自启动的电路。,状态转换表,输入,X,现 态,Q,1,n,Q,0,n,驱动信号,T,1,T,0,次 态,Q,1,n,+1,Q,0,n,+1,输出,Z,0,0,0,0 0,0 1,1 0,1,1,1,0 0,0 1,1 0,0,0,0,0,0,1,0 0,0 0,1 0,0 1,0 1,0 1,0,1,0,0,1 1,0 0,1 0,1,1,0,0,1,1 1,0,1 1,1,1,1,0,0,1,0,0,全,00,01,10,11,画逻辑电路图,画全状态图，检查设计,如不符合要求，重新设计,选触发器类型，求驱动方程、输出方程,状态编码,状态简化求最小化状态表,建立原始状态图,原始状态表,给定逻辑功能,二、设计举例,S,n,+1,/,Z,n,X,S,n,0,1,A,B,C,D,B,/0,C,/0,E,/1,C,/0,D,/0,A,/0,E,/1,A,/0,E,E,/1,C,/0,F,G,/1,E,/0,G,F,/1,E,/0,1.,观察法,状态等价的,判别方法：,前提条件：输出必须相同，然后看次态是否等价。,1,）次态,相同,或某些次态和各自的现态相同,2,）次态,交错,如：,F,和,G,，,记为,F,，,G,。,3,）次态,互为隐含,条件,A,、,C,等价取决,B,、,D,，称,B,、,D,等价是,A,、,C,等价的隐含条件。,同理，,A,、,C,等价是,B,、,D,等价的隐含条件。,A,、,C,和,B,、,D,互为隐含，,A,与,C,、,B,与,D,等价即,A,，,C,，,B,D,。,如：,B,、,E,等价，记为,B,E,。,三、状态化简,关键找等价态,同样输入的条件下,由于,B,，,E,，且,B,，,D,，则,D,，,E,。,称它们为,等价类,。,将,B,，,D,，,E,称为,最大等价类,。,S,n,+1,/,Z,n,X,S,n,0,1,A,B,C,D,B,/0,C,/0,E,/1,C,/0,D,/0,A,/0,E,/1,A,/0,E,E,/1,C,/0,F,G,/1,E,/0,G,F,/1,E,/0,简化,S,n,+1,/,Z,n,X,S,n,0,1,A,B,B,/0,A,/0,B,/1,A,/0,F,F,/1,B,/0,则有,A,，,C,、,F,，,G,、,B,，,D,，,E,。,简化的实质：,寻找所有的最大等价类，将等价态合并，得到最简状态表，以使设计电路最简。,A F B,三、状态化简,相互等价状态的,集合,不被其它等价类所包含,2.,隐含表法,X,1,X,2,S,n,A,00,01,11,10,B,C,D,E,F,G,H,D,/0,D,/0,F,/0,A,/0,C,/1,D,/0,E,/1,F,/0,C,/1,D,/0,E,/1,A,/0,D,/0,B,/0,A,/0,F,/0,C,/1,F,/0,E,/1,A,/0,D,/0,D,/0,A,/0,F,/0,G,/0,G,/0,A,/0,A,/0,B,/1,D,/0,E,/1,A,/0,S,n,+1,/,Z,n,例,A,B,C,D,E,F,G,B,C,D,E,F,G,H,少尾,缺头,（,1,）作隐含表,（,2,）顺序比较,BD,AF,DG,AF,AF,DF,AF,BC,AF,DF,BC,BD,BG,AF,DG,AF,BC,DF,状态不等价填“,”,;,状态等价填“”,;,取决隐含条件的,将条件填在格中。,三、状态化简,系统的,比较方法,（,3,）关联比较,A,B,C,D,E,F,G,B,C,D,E,F,G,H,BD,AF,DG,AF,AF,DF,AF,BC,AF,DF,BC,BD,BG,AF,DG,AF,BC,DF,X,1,X,2,S,n,A,00,01,11,10,B,C,D,E,F,G,H,D,/0,D,/0,F,/0,A,/0,C,/1,D,/0,E,/1,F,/0,C,/1,D,/0,E,/1,A,/0,D,/0,B,/0,A,/0,F,/0,C,/1,F,/0,E,/1,A,/0,D,/0,D,/0,A,/0,F,/0,G,/0,G,/0,A,/0,A,/0,B,/1,D,/0,E,/1,A,/0,S,n+1,/,Z,n,例,继续检查填有隐含条件的那些方格。若检查发现所填的隐含条件肯定不能满足，就在该方格内打“,”,。,三、状态化简,A,B,C,D,E,F,G,B,C,D,E,F,G,H,BD,AF,DG,AF,AF,DF,AF,BC,AF,DF,BC,BD,BG,AF,DG,AF,BC,DF,（,4,） 寻找最大等价类,未打“,”,的方格，都代表一个等价状态对。,由此得到全部等价对：,A,，,F,、,B,，,H,、,B,，,C,、,C,，,H,。,全部最大等价类：,A,，,F,、,B,，,C,，,H,、 ,D,、,E,、,G,。,（,5,）状态合并，求最简状态表,S,n,+1,/,Z,n,X,1,X,2,S,n,A,00,01,11,10,B,D,E,G,D,/0,D,/0,A,/0,A,/0,B,/1,D,/0,E,/1,A,/0,D,/0,B,/0,A,/0,A,/0,B,/1,A,/0,E,/1,A,/0,G,/0,G,/0,A,/0,A,/0,用,A,表示,用,B,表示,三、状态化简,构成等价类,B,、,C,、,H,例：,设计一个串行,8421BCD,码判别器，先输入低位后输入高位，当输入串行码是,8421BCD,码，在,0000,1001,范围内，输出为,0,，若输入串行码在,1010,1111,范围，输出为,1,。,解：,1.,求原始状态转换图,输入端：,X,输出端：,Z,设计举例,X,/,Z,0/0,1/0,0/0,1/0,1/0,0/0,.,A,B,C,0/0,0/0,0/0,0/0,设计举例,0/0,1/0,1/0,1/0,1/0,1/0,0/0,1/1,0/0,1/1,0/0,1/1,0/0,1/0,0/0,1/1,0/0,1/1,0/0,1/1,若输入序列为,0110,，,若输入序列为,1011,，,初态为,A,，,状态变化为,A,B,E,K,A,，,最后输出为,0,。说明输入序列,0110,是,8421BCD,码。,则状态变化为,A,C,G,N,A,，,最后输出为,1,。说明该输入序列不是,8421BCD,码。,D,F,E,G,H,L,J,N,I,M,K,P,X,/,Z,0/0,1/0,0/0,0/0,1/0,1/0,A,B,C,X,0 1,S,n,S,n,+1,Z,X,0 1,X,0 1,S,n,S,n,设计举例,A,B,C,D,E,F,G,H,B/,0,D/,0,F/,0,H/,0,J/,0,L/,0,N/,0,A/,0,C/,0,E/,0,G/,0,I/,0,K/,0,M/,0,P/,0,A/,0,I,J,K,L,M,N,P,A /,0,A /,0,A /,0,A /,0,A /,0,A /,0,A /,0,A /,1,A /,1,A /,1,A /,0,A /,1,A /,1,A /,1,1.,求原始状态转换图,S,n,+1,Z,A,B,C,D,E,F,G,H,I,B/,0,D/,0,F/,0,H/,0,I/,0,H/,0,I/,0,A/,0,A/,0,C/,0,E/,0,G/,0,I/,0,I/,0,I/,0,I/,0,A/,0,A/,1,I,J,K,M,N,P,A,/0,A,/0,A,/0,A,/0,A,/0,A,/0,A /,1,A /,1,A /,1,A /,1,A /,1,A /,1,I,、,J,、,K,、,M,、,N,、,P,为等价,状态且合并，用,I,代替。,2.,状态化简,用隐含表法进一步对状态转换表进行简化。,H,、,L,为等价状态,且合并，用,H,代替。,X,0 1,S,n,S,n,+1,Z,A,B,C,D,E,F,G,H,I,B/,0,D/,0,F/,0,H/,0,I/,0,H/,0,I/,0,A/,0,A/,0,C/,0,E/,0,G/,0,I/,0,I/,0,I/,0,I/,0,A/,0,A/,1,设计举例,A B C D E F G H,B,C,D,E,F,G,H,I,BD,CE,BF,CG,AB,AC,AD,AE,AF,AG,DF,EG, , , , , , , , ,最大等价类为,B,，,C,、,D,，,F,和,E,，,G,。,状态,A,、,H,和,I,自身也是最大,等价类,A,、,H,和,I,。,0 1,S,n,S,n,+1,Z,X,0 1,S,n,S,n,+1,Z,X,状态化简结果：最大等价类有,B,，,C,、,D,，,F,、,E,，,G,、,A,、,H,和,I,。,将最大等价类合并后用状态,B,、,D,和,E,表示。,A,B,C,D,E,F,G,H,I,B/,0,D/,0,F/,0,H/,0,I/,0,H/,0,I/,0,A/,0,A/,0,C/,0,E/,0,G/,0,I/,0,I/,0,I/,0,I/,0,A/,0,A/,1,A,B,D,E,H,I,B/,0,D/,0,H/,0,I/,0,A/,0,A/,0,B/,0,E/,0,I/,0,I/,0,A/,0,A/,1,状态化简,设计举例,2.,状态化简,3.,状态编码,A=,000，,B=,001，,D=,011，,E=,111，,H=,110，,I=,010,设计举例,4.,选择触发器，求驱动方程,选择,D,触发器,输 入,X,现 态,Q,3,n,Q,2,n,Q,1,n,驱动信号,D,2,D,1,D,0,次 态,Q,3,n,+1,Q,2,n,+1,Q,1,n,+1,0,0,0,0,0,0,1,1,1,1,1,1,输出,Z,0 0 0,0 0 1,0 1 0,0 1 1,1 1 0,1 1,0 0 0,0 0 1,0 1 0,0 1 1,1 1 0,1 1 1,0 0 1,0 0 1,0,0,0,0,1,0 0 1,0 1 1 0 1 1 0,0 0 0 0 0 0 0,1 1 0 1 1 0 0,0 0 0 0 0 0 0,0 1 0 0 1 0 0,1 1 1 1 1 1 0,0 0 0 0 0 0 1,0 1 0 0 1 0 0,0 0 0 0 0 0 0,0 1 0 0 1 0 0,设计举例,5.,画逻辑电路图,驱动方程：,输出方程：,Q,1,Q,1,1D,C1,CP,Q,2,Q,2,1D,C1,Q,3,Q,3,1D,C1,Z,&,X,1,1,&,例：,设计一个模可变,带进位输出端的,同步加法计数器。当控制信号,X,0,时为三进制加法计数器；,X,1,时为四进制加法计数器。,解：,1.,求原始状态图,输入控制端：,X,输出端：,Z,1,（,三进制计数器的进位输出端）,Z,2,（,四进制计数器的进位输出端）,X,/,Z,1,Z,2,/00,/00,0/10,1/00,1/01,2.,选择触发器类型，求驱动方程和输出方程。,触发器类型：,D,个数：,2,根据,D,触发器的激励表与原始状态图，作状态表。,设计举例,00,01,10,11,X,Q,1,Q,0,00,01,11,10,0,1,1,1,0,0,1,0,0,D,1,0,输 入,X,现 态,Q,1,n,Q,0,n,驱动信号,D,1,D,0,次 态,Q,1,n,+1,Q,0,n,+1,0,0,0,1,1,1,1,0 1,0 1,1 0,0 0,0,1,1,0,0 1,0,0,0,0,0,0,输出,Z,1,Z,2,0,0,0,0,0,1,从卡诺图看出，约束项均未使用，按“,0”,处理填入表中，得到全状态表。,0,1 1,0,0,0,0,0,0,输出方程：,状态转换表,全,0,0,1,1 1,0 0,0 1,1 0,0 0,0 1,1 0,0,0,1 0,1 0,1 1,0,0,1,1,设计举例,X,Q,1,Q,0,00,01,11,10,0,1,0,0,0,0,1,1,1,D,0,3.,画逻辑图,设计举例,4.,画全状态图,电路是一个能自启动且满足带进位输出端、模可变的计数器。,设计举例,X,/,Z,1,Z,2,0,输 入,X,现 态,Q,1,n,Q,0,n,驱动信号,D,1,D,0,次 态,Q,1,n,+1,Q,0,n,+1,0,0,0,1,1,1,1,0 1,0 1,1 0,0 0,0,1,1,0,0 1,0,0,0,0,0,0,输出,Z,1,Z,2,0,0,0,0,0,1,0,1 1,0,0,0,0,0,0,状态转换表,全,0,0,1,1 1,0 0,0 1,1 0,0 0,0 1,1 0,0,0,1 0,1 0,1 1,0,0,1,1,/00,/00,0/10,1/00,1/01,00,01,10,11,0/00,ARCHITECTURE,behav,OF,li4_4_5,IS,BEGIN,PROCESS,(cp),VARIABLE,cq,: STD_LOGIC_VECTOR(2,DOWNTO,1);,BEGIN,END PROCESS;,END,behav,;,E