第4章+VHDL设计初步

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第四章,VHDL设计初步,【例5-1】,ENTITY,mux21a,IS,PORT( a, b : IN BIT ;,s : IN BIT;,y : OUT BIT ) ;,END ENTITY,mux21a,;,ARCHITECTURE,one,OF,mux21a,IS,BEGIN,y = a WHEN s = 0 ELSE,b ;,END ARCHITECTURE,one,;,实体,结构体,4.1 多路选择器,VHDL,描述,图,4,-1,mux21a,实体,图4-2,mux21a,结构体,4.1.1 2选1多路选择器的,VHDL,描述,4.1.2,VHDL,相关语句说明,1. 实体表达,【例4-5】,ENTITY,e_name,IS,PORT (,p_name,: port_m data_type;,.,p_,namei,: port_mi data_type );,END ENTITY,e_name,;,【例4-6】,ENTITY e_name IS,PORT ( p_name : port_m data_type;,.,p_,namei,: port_mi data_type );,END e_name;,4.1.2,VHDL,相关语句说明,2. 实体名,3.,PORT,语句和端口信号名,4. 端口模式(端口的方向）,5. 数据类型,BIT,端口:,Port,PORT,在电路上的含义？,ENTITY,DFF1 IS,PORT (CLK:INSTD_LOGIC;,D:INSTD_LOGIC;,Q:OUT STD_LOGIC,);,END entity,DFF1;,ENTITY,DFF1 IS,PORT (CLK:,IN,STD_LOGIC;,D:,IN,STD_LOGIC;,Q:,OUT,STD_LOGIC,);,END entity,DFF1;,Port：,语法,IN,输入,OUT,输出,INOUT,双向（输入/输出）,BUFFER,双向,IN,OUT,INOUT,BUFFER,4.1.2,VHDL,相关语句说明,6. 结构体表达,【例4-7】,ARCHITECTURE arch_name OF e_name IS,(,说明语句),BEGIN,(,功能描述语句),END ARCHITECTURE arch_name ；,或：,【例4-8】,ARCHITECTURE arch_name OF e_name IS,(,说明语句),BEGIN,(,功能描述语句),END arch_name ；,7. 功能描述语句,y = a WHEN s = 0 ELSE,b ;,4.1.2,VHDL,相关语句说明,赋值目标 = 表达式,WHEN,赋值条件,ELSE,表达式,WHEN,赋值条件,ELSE,.,表达式 ；,2选1多路选择器的另外几种,VHDL,描述,【,例4-2,】,ENTITY mux21a IS,PORT ( a, b : IN BIT;,s : IN BIT;,y : OUT BIT );,END ENTITY mux21a;,ARCHITECTURE one OF mux21a IS,SIGNAL d,e : BIT;,BEGIN,d = a AND (NOT S) ;,e = b AND s ;,y = d OR e ;,END ARCHITECTURE one ;,图4-2,mux21a,结构体,d,e,【例4-3】,ENTITY mux21a IS,PORT ( a, b : IN BIT;,s : IN BIT;,y : OUT BIT );,END ENTITY mux21a;,ARCHITECTURE one OF mux21a IS,BEGIN,y=(a AND(NOT s)OR(b AND s);,END ARCHITECTURE one;,图4-2,mux21a,结构体,2选1多路选择器的另外几种,VHDL,描述,【例4-4】,ENTITY mux21a IS,PORT ( a, b, s: IN BIT;,y : OUT BIT );,END ENTITY mux21a;,ARCHITECTURE one OF mux21a IS,BEGIN,PROCESS (a,b,s),BEGIN,IF s = 0 THEN,y = a ; ELSE y = b ;,END IF;,END PROCESS;,END ARCHITECTURE one ;,2选1多路选择器的另外几种,VHDL,描述,2选1多路选择器的时序仿真波形,图4-3,mux21a,时序仿真波形,功能描述语句及描述的方法还有很多，这里出现了下面几种：,信号赋值语句,IF_THEN,条件语句,PROCESS,进程语句,还有逻辑操作符,AND、OR、NOT，,信号赋值符号=等。,4.1.2,VHDL,相关语句说明,y = d OR e ;,IF s =0THEN y = a ;,ELSE y = b ;,PROCESS (a,b,s),BEGIN,END PROCESS;,进程 (,PROCESS ),PROCESS ( CLK ),BEGIN,IF CLKEVENT AND CLK = 1 THEN,Q1= D;,END IF;,Q=Q1;,END PROCESS;,进程标号 : ,PROCESS (,敏感信号参数表 ) ,IS ,进程说明部分,BEGIN,顺序描述语句,END PROCESS ,进程标号;,语法格式,关于 进程 (,PROCESS ),的疑问？,何时,PROCESS,被执行？,何时,PROCESS,执行结束 ？,可以有多个进程出现吗？,多个进程之间如何通信？,与,C,代码中的函数 的区别 ？,何时,PROCESS,被执行？进程敏感量,PROCESS (,CLK,),BEGIN,IF CLKEVENT AND CLK = 1 THEN,Q1= D;,END IF;,Q=Q1;,END PROCESS;,CLK,信号 发生变化时,PROCESS,被执行,.,PROCESS,BEGIN,wait until CLK = 1 ;,-,利用,wait,语句控制,Q = D ;,END PROCESS;,没有敏感信号时,PROCESS,自动被执行,看看此,PROCESS,的电路？,LIBARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY and2 IS,PORT (a:INSTD_LOGIC;,b:INSTD_LOGIC;,q:OUT STD_LOGIC,);,END ENTITY and2;,ARCHITECTURE,bhv,OF and2 IS,SIGNALQ1:STD_LOGIC;,BEGIN,P0:,process(a),begin,q = a and b;,end process p0;,END ARCHITECTURE,bhv,;,可以有多个进程出现吗？,ARCHITECTURE BEHAV OF,mul,IS,SIGNAL temp:BIT,BEGIN,p_a:,PROCESS ( a, b,selx,),BEGIN,IF (,selx,=0 ) THEN,temp=a;,ELSE,temp=b;,END IF;,END PROCESS p_a;,p_b:,PROCESS ( temp, c,sely,),BEGIN,IF (,sely,=0 ) THEN,data_out=temp;,ELSE,data_out=c;,END IF;,END PROCESS p_b;,END ARCHITECTURE BEHAV;,多个进程之间如何通信？,LIBARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,DFF1 IS,PORT (CLK:INSTD_LOGIC;,D:INSTD_LOGIC;,Q:OUT STD_LOGIC,);,END entity,DFF1;,大 小 写,有区别吗？,注意：,代码文件,的,名称 ？,文件名称：,DFF1.VHD,VHDL code position: p108_ex5_9_DFF1,-,LIBARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,DFF1,IS,PORT (CLK:INSTD_LOGIC;,D:INSTD_LOGIC;,Q:OUT STD_LOGIC,);,END ENTITY,DFF1,;,ARCHITECTURE,bhv,OF DFF1 IS,SIGNALQ1:STD_LOGIC;,BEGIN,PROCESS ( CLK ),BEGIN,IF CLKEVENT AND CLK = 1 THEN,Q1= D;- why dont use Q =D ?,END IF;,Q=Q1;,END PROCESS;,END ARCHITECTURE,bhv,;,标识符 命名要点,大小写无区别,VHDL,语言认为是相同的，,Verilog,HDL,认为是不同的。,同类标识符的书写格式应一致,从代码的可读性考虑,标识符的分类,VHDL,关键字 & 自定义标识符,标识符的长度,32,标识符的字母集合,英文字母(,AZ);,数字(09);下划线(_);反斜线(/);,标识符的首个符号,英文字母,这段,DFF,代码中的,关键词,LIBARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,DFF1,IS,PORT,(CLK:,INSTD_LOGIC,;,D:,INSTD_LOGIC,;,Q:,OUT STD_LOGIC,);,END ENTITY,DFF1;,ARCHITECTURE,bhv,OF,DFF1,IS,SIGNAL,Q1:,STD_LOGIC,;,BEGIN,PROCESS,( CLK ),BEGIN,IF,CLK,EVENT AND,CLK = 1,THEN,Q1= D;- why dont use Q =D ?,END IF,;,Q=Q1;,END PROCESS,;,END ARCHITECTURE,bhv,;,红色的是 ？,更多关键字 ？,4.2 寄存器描述及其,VHDL,语言现象,4.2.1,D,触发器的,VHDL,描述,【例4-9】,LIBRARY IEEE ;,USE IEEE.STD_LOGIC_1164.ALL ;,ENTITY DFF1 IS,PORT (CLK : IN STD_LOGIC ;,D : IN STD_LOGIC ;,Q : OUT STD_LOGIC );,END ;,接下页,D,触发器,ARCHITECTURE,bhv,OF DFF1 IS,SIGNAL Q1 : STD_LOGIC ;,-,类似于在芯片内部定义一个数据的暂存节点,BEGIN,PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK = 1,THEN Q1 = D ;,END IF;,Q = Q1 ; -,将内部的暂存数据向端口输出,END PROCESS ;,END,bhv,;,注释语句,比较用,4,种不同语句的,D,触发器,VHDL,程序,Entity test1 is,port (,clk, d : in bit;,q : out bit);,end test1;,architecture body of test1 is,signal q1 : bit ;,begin,process (,clk,),begin,if,clk,=1 AND,clk,last_value=0,then,q1 = d;,end if;,q = q1 ;,end process;,end test1_body;,LIBRARY IEEE;,USE IEEE.std_logic_1164.all;,Entity test1 is,port (,clk, d : in bit;,q : out bit);,end test1;,architecture body of test1 is,begin,process (,clk,d),begin,if rising_edge(,clk,) then,q = d;,end if;,end process;,end test1_body;,They are all the same,DFF,Entity test1 is,port (,clk,: in bit;,d : in bit;,q : out bit);,end test1;,architecture body,of test1 is,signal q1 : bit ;,begin,process (,clk,，d),begin,if (,clk,= 1),then,q1 = d;,end if;,q = q1 ;,end process;,end body;,Entity test1 is,port (,clk,: in bit;,d : in bit;,q : out bit);,end test1;,architecture body,of test1 is,signal q1 : bit ;,begin,process (,clk,),begin,if (,clk,= 1),then,q1 = d;,end if;,q = q1 ;,end process;,end body;,例1:,architecture body of test1 is,signal q1 : bit ;,begin,process (,clk,),begin,if,clk,=1 AND,clk,last_value=0,then,q1 = d;,end if;,q = q1 ;,end process;,end test1_body;,例2 :,architecture body of test1 is,begin,process (,clk,d),begin,if rising_edge(,clk,) then,q = d;,end if;,end process;,end test1_body;,检测时钟上升沿的方式不同,但执行同样的操作.,例3:,architecture body of test1 is,signal q1 : bit ;,begin,process (,clk,),begin,if (,clk,= 1),then,q1 = d;,end if;,q = q1 ;,end process;,end body;,例4:,architecture body of test1 is,signal q1 : bit ;,begin,process (,clk,，d),begin,if (,clk,= 1),then,q1 = d;,end if;,q = q1 ;,end process;,end body;,例3 利用,PROCESS,的敏感表和,if,语句相结合检测,CLK,的上升沿,例4 是电平触发型锁存器.,A,B,0,1,0,1,0,1,0,1,取整数数据类型，为什么？,整数取值范围,端口信号模式取,BUFFER，,为什么？,注意整数类型和位类型的不同表达方式！,4.2.2,4位计数器,的,VHDL,描述,修改后的程序,调用运算符,重载函数,注意，信号,端口模式和,数据类型的,改变！,注意，引,进内部信,号矢量！,重载后,“+”两边的数据类型可以不一致,4位锁存器,组合电路加1器,锁存信号,输出反馈,综合后的计数器电路RTL图,4位计数器的仿真测试波形,4.2.3 用,VHDL,设计7段16进制译码器,用,CASE,语句完成真值表的功能,向7段数码管输出信号，最高位控制小数点,注意，此语句必须加入,4位加法,计数器,7段译码器,8位总线输出,信号输出,1.端口的,数据类型,前面遇到的端口数据类型有：,BIT; BIT_VECTOR; INTEGER;,STD_LOGIC; STD_LOGIC_VECTOR,等,4.2.4,VHDL,描述的语言现象说明,2）常用的类型表达,类型,在那个库中,取 值,用法举例,BIT,STANDARD,包,0, 1,BIT_VECTOR,STANDARD,包,由位数决定,STD_LOGIC,IEEE,库的,STD_LOGIC_1164,包,U, X, 0, 1, Z, W, L, H, -,STD_LOGIC_VECTOR,同上,由位数决定,BOOLEAN,STANDARD,包,FALSE, TRUE,CHARACTER,STANDARD,包,A，b,INTEGER,STANDARD,包,-2147483647,2147483647,4.2.4,VHDL,描述的语言现象说明,类 型,在那个库中,取值,用法举例,REAL,STANDARD,包,-1.0,E38,+1.0E38,STRING,同上,“,abcd,TIME,同上,4.2.4,VHDL,描述的语言现象说明,续表,STD-LOGIC,是,BIT,类型的扩展，它共有9个值，,0,1,U（,初始值）,X（,不定）,Z（,高阻抗）,W（,弱信号不定）,L（,弱信号0）,H（,弱信号1),-（不可能情况） ,4.2.4,VHDL,描述的语言现象说明,例如：,BIT,数据类型定义：,TYPE BIT IS(0,1);,BOOLEAN,类型的定义：,TYPE BOOLEAN IS(FALSE,TRUE);,数据类型的定义形式：,4.2.4,VHDL,描述的语言现象说明,数据类型用法 举例,LIBARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY amp IS,PORT (a1, a2 :IN,BIT_VECTOR ( 3 DOWNTO 0 );,c1, c2, c3 :IN,STD_LOGIC_VECTOR ( 3 DOWNTO 0 );,b1, b2, b3 :INTEGER RANGE 0 TO 15;,d1,d2, d3, d4 :OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) );,END ENTITY amp ;,4.2.4,VHDL,描述的语言现象说明,2. 设计库和标准程序包,使用库和程序包的一般定义表式是：,LIBRARY ;,USE .,ALL ;,4.2.4,VHDL,描述的语言现象说明,3. 不完整条件语句与时序电路,【例5-11】,ENTITY COMP_BAD IS,PORT( a1 : IN BIT;,b1 : IN BIT;,q1 : OUT BIT );,END ;,ARCHITECTURE one OF COMP_BAD IS,BEGIN,PROCESS (a1,b1),BEGIN,IF a1 b1 THEN q1 = 1 ;,ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ;,ELSE q1 = 0 ;,END IF;,END PROCESS ;,END,4.2.4,VHDL,描述的语言现象说明,4. 时序电路中检测时钟跳变沿的方法,【例4-13】,.,PROCESS (CLK),BEGIN,IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0),THEN Q = D ; -,确保,CLK,的变化是一次上升沿的跳变,END IF;,END PROCESS ;,VHDL,属性描述： 一般形式：信号名属性,例如：,EVENT ,表示有事件发生,LAST_VALUE,表示最近一次事件发生之前信号的值,RANGE,表示信号的范围区间值, ,4.2.4,VHDL,描述的语言现象说明,【例4-15】,.,ARCHITECTURE,bhv,OF DFF3 IS,SIGNAL Q1 : STD_LOGIC;,BEGIN,PROCESS (CLK),BEGIN,IF rising_edge(CLK),-,边沿检测函数，,CLK,的数据类型必须是,STD_LOGIC,THEN Q1 = D ;,END IF;,Q = Q1 ;,END PROCESS ;,END ;,4.2.4,VHDL,描述的语言现象说明,【,例4-16,】,.,PROCESS,BEGIN,wait until CLK = 1,; -,利用,wait,语句,Q = D ;,END PROCESS;,【例4-17,】,.,PROCESS (,CLK,),BEGIN,IF CLK = 1 THEN,-,利用进程的启动特性产生对,CLK,的边沿检测,Q = D ;,END IF;,END PROCESS ;,4.2.4,VHDL,描述的语言现象说明,【,例4-18,】,.,PROCESS (CLK，D) BEGIN,IF CLK = 1 -,电平触发型寄存器,THEN Q = D ;,END IF;,END PROCESS ;,4.2.4,VHDL,描述的语言现象说明,图4-7 边沿型触发器时序波形,(例4.134.17),图4-8 电平触发型寄存器的时序波形_例4.18,4.2.4,VHDL,描述的语言现象说明,5. 异步时序电路设计,【,例4-19】,.,ARCHITECTURE,bhv,OF MULTI_DFF IS,SIGNAL Q1,Q2 : STD_LOGIC;,BEGIN,PRO1: PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK=1,THEN Q1 = NOT (Q2 OR A);,END IF;,END PROCESS ;,PRO2:PROCESS (Q1),BEGIN,IF Q1EVENT AND Q1=1,THEN Q2 = D;,END IF;,QQ = Q2 ;,END PROCESS ;,4.2.4,VHDL,描述的语言现象说明,图4-9 例4-19综合的电路,4.2.4,VHDL,描述的语言现象说明,4.3 1位二进制全加器的,VHDL,设计,a,b,ci,snm,co,全加器,a,b,so,co,h_adder,半加器,图4-11 全加器,f_adder,电路图,4.3 1位二进制全加器的,VHDL,设计,图4-10半加器,h_adder,电路图,表4-1 半加器,h_adder,逻辑功能真值表,a,b,so,co,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY h_adder IS,PORT (a，b : IN STD_LOGIC;,co, so : OUT STD_LOGIC);,END ENTITY h_adder；,ARCHITECTURE fh1 OF h_adder I,BEGIN,so = (a OR b)AND(a NAND b);,co = NOT( a NAND b);,END ARCHITECTURE fh1;,1位二进制半加器,-半加器描述(1),4.3 1位二进制全加器的,VHDL,设计,1位二进制半加器的另一种描述方法,见下一页,4.3 1位二进制全加器的,VHDL,设计,【例4-22】,LIBRARY IEEE;,-,-,半加器描述(2),USE IEEE.STD_LOGIC_1164.ALL;,ENTITY h_adder IS,PORT (a, b : IN STD_LOGIC;,co, so : OUT STD_LOGIC);,END ENTITY h_adder;,ARCHITECTURE fh1 OF h_adder is,SIGNAL d : STD_LOGIC_VECTOR(1 DOWNTO 0) ;,BEGIN,d so=0; co so=1; co so=1; co so=0; co NULL ;,END CASE;,END PROCESS;,END ARCHITECTURE fh1 ;,a,b,so,co,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,或门,4.3 1位二进制全加器的,VHDL,设计,一位全加器的设计,4.3.1 半加器描述和,CASE,语句,1.,CASE,语句,CASE,语句的一般表式是：,CASE ,IS,When = ; . ; ；,When = ; . ; ；,.,END CASE ；,PROCESS(d),BEGIN,CASE d IS,WHEN 00 = so=0; co so=1; co so=1; co so=0; co NULL ;,END CASE;,END PROCESS;,CASE：,例子,（,逻辑分支语句,）,147,CASE,sel,IS,WHEN 0=z1z2z3z4out1out2out1out2result result ,IF ( a = b ) THEN,result = 01;,ELSE,result,IF ( a /= b ) THEN,result = 01;,ELSE,result= 00;,END IF;,END CASE;,4.3.1 半加器描述和,CASE,语句,2. 并置操作符,以下是一些并置操作示例：,SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;,SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;,.,a 连接端口名,.);,【例4-23】,LIBRARY IEEE; -1,位二进制全加器顶层设计描述,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY f_adder IS,PORT (,ain,，bin，,cin,: IN STD_LOGIC;,cout,，sum : OUT STD_LOGIC );,END ENTITY f_adder;,ARCHITECTURE fd1 OF f_adder IS,COMPONENT h_adder,PORT ( a，b : IN STD_LOGIC;,co，so : OUT STD_LOGIC);,END COMPONENT ；,COMPONENT or2a,PORT (a,b:IN STD_LOGIC; c: OUT STD_LOGIC);,END COMPONENT；,SIGNAL d，e，f : STD_LOGIC;,BEGIN,u1 : h_adder PORT MAP(a=,ain,，b=bin，co=d，so=e);,u2 : h_adder PORT MAP(a=e，b=,cin,，co=f，so=sum);,u3 : or2a PORT MAP(a=d， b=f，c=,cout,);,END ARCHITECTURE fd1;,K,X,康芯科技,4.4,一般加法计数器设计,【例4-22】,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY CNT10 IS,PORT (CLK,RST,EN : IN STD_LOGIC;,CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);,COUT : OUT STD_LOGIC );,END CNT10;,ARCHITECTURE,behav,OF CNT10 IS,BEGIN,PROCESS(CLK, RST, EN),VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);,BEGIN,IF RST = 1 THEN CQI := (OTHERS =0) ; -,-,计数,器异步复位,ELSIF CLKEVENT AND CLK=1 THEN,-,检测时钟上升沿,接下页,4.4,一般加法计数器设计,IF EN = 1 THEN,-,检测是否允许计数（同步使能）,IF CQI 0); -,大于,9,，,计数值清零,END IF;,END IF;,END IF;,IF CQI = 9 THEN COUT = 1; -,计数大于,9,，输出进位信号,ELSE COUT = 0;,END IF;,CQ X),SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0);,VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0);,.,d1 0),；,a1 := (OTHERS=0),；,d1 e(3),3=e(5), OTHERS=e(1) );,f = e(1) ,4.4,一般加法计数器设计,图,4-14,例,4-22,的,RTL,电路（,Synplify,综合）,K,X,康芯科技,4.4,一般加法计数器设计,图,4-15,例,4-22,的工作时序,K,X,康芯科技,4.4.3,含并行置位的移位寄存器设计,【例4-23】,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY SHFRT IS - 8,位左移寄存器,PORT ( CLK,，,LOAD : IN STD_LOGIC;,DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);,QB : OUT STD_LOGIC );,END SHFRT;,ARCHITECTURE,behav,OF SHFRT IS,BEGIN,PROCESS (CLK, LOAD),VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);,BEGIN,IF CLKEVENT AND CLK = 1 THEN,IF LOAD = 1 THEN REG8 := DIN; -,由（,LOAD=1,）,装载新数据,ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1);,END IF;,END IF;,QB = REG8(0); -,输出最低位,END PROCESS;,END,behav,;,K,X,康芯科技,4.4.3,含并行置位的移位寄存器设计,图,4-16,例,4-23,的工作时序,STEP2：,输入设计项目,原理图/,VHDL,文本代码,STEP1：,建立 工作库文件夹,STEP3：,存盘，注意 原理图/文本取名,STEP4：,将设计项目设置成,Project,STEP5：,选择目标器件,STEP11：,硬件测试,STEP9：,引脚,锁定并编译,STEP8：,仿真测试和波形分析,STEP7：,建立仿真波形文件,STEP6：,启动编译,STEP10：,编程,下载/配置,VHDL,文本输入设计流程,