ch81数字系统设计

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,8,数字系统设计,数字系统设计,标准中小规模数字集成电路,中小规模数字集成电路主要有,TTL,系列和,CMOS,系列，种类多、品种齐、价格便宜。原则上说，任何复杂的数字系统均可由上述电路构成。,常用的中规模集成电路有：译码器、寄存器、锁存器、计数器、多路模拟开关等。,三种输出结构：,OC,、推拉、三态。,数字系统设计,参 数,符 号,74LS,系列,CD4000,系列,74HC,系列,输入高电平,V,IH,(min,),2V,3.5V,3.5V,输入低电平,V,IL,(max,),0.8V,1.5V,1V,输出高电平,V,OH,(min,),2.7V,4.6V,4.4V,输出低电平,V,OL,(max,),0.5V,0.05V,0.1V,输入高电平电流,I,IH,(max,),20A,0.1A,0.1A,输入低电平电流,I,IL,(max,),0.4mA,0.1A,0.1A,输出高电平电流,I,OH,(max,),0.4mA,0.51,mA,4,mA,输出低电平电流,I,OL,(max,),8mA,0.51,mA,4,mA,传输延迟时间,tpd,15nS,74LS,系列，,CD4000,系列、,74HC,系列主要参数,数字系统设计,设计任务,1,计时范围,00,99,秒。,2,具有启停控制功能。启动时，秒表从,00,秒开始计时；停止时，秒表显示当前时间值。,数字系统设计,原理框图,数字系统设计,振荡电路设计,取,C,1,=0.33uF,取,R,2,=,15k,，,则,R,1,=13k,，由,9.1k,固定电阻和,10k,可变电阻组成。,数字系统设计,分频电路,十进制计数器,/,分频器，由一个,5,位约翰逊计数器和一个,10,线译码器两部分组成。,数字系统设计,用,CD4017,构成的十分频电路的连线图,数字系统设计,计数电路,数字系统设计,计数器电路的连线图,数字系统设计,数字系统设计,数字系统设计,显示电路,数字系统设计,启停控制电路,启动控制：当启动信号发出时，确保秒表从,0.0,秒开始计时，然后秒表一直在,0.0,9.9,秒后之间循环计时。,停止控制：当停止信号发出时，秒表立即停止计时，并显示当前时间值。,数字系统设计,启停控制电路,设计一,44,二进制乘法器,数字系统设计,输入信号：,4,位被乘数,A,（,A,3,A,2,A,1,A,0,），,4,位乘数,B,（,B,3,B,2,B,1,B,0,），启动信号,START,。,输出信号：,8,位乘积,P,（,P,7,P,6,P,5,P,4,P,3,P,2,P,1,P,0,），结束信号,END,。,设,A,=1011,，,B,=1101,，则乘法运算过程和运算结果为,：,1 0 1 1,1 1 0 1,1 0 1 1,0 0 0 0,1 0 1 1,1 0 1 1,1 0 0 0 1 1 1 1,乘法运算可分解为,加法,和,移位,两种操作。,部分积,P,右移,1,位后与,A,相加。最终的部分积,P,即为,A,与,B,的乘积。在运算过程中，若某一位,B,i=0,，则只移位不累加,。,数字系统设计,数字系统设计,乘法器的算法流程,数字系统设计,电路划分：数据处理单元,+,控制单元,数字系统设计,REGA,模块的设计,数字系统设计,数字系统设计,library IEEE,；,use IEEE.std_logic_1164.all,；,entity REGA is,port,（,CP,，,LD,：,in,std_logic,；,D,：,in,std_logic_vector,（,3,downto,0,）；,Q,：,out,std_logic_vector,（,3,downto,0,）；,end REGA,；,architecture one of REGA is,signal IQ,：,std_logic_vector,（,3,downto,0,）；,begin,数字系统设计,process,（,CP,，,D,）,begin,if,（,CP,event and CP=1,）,then,if LD=1 then,IQ=D,；,end if,；,end if,；,Q NULL,；,when “01”= IQ IQ NULL,；,end case,；,end if,；,Q =IQ,；,end process,；,end,；,数字系统设计,REGS,模块的设计,library IEEE,；,use IEEE.std_logic_1164.all,；,entity REGS is,port,（,CP,，,CLR,，,DIR,：,in,std_logic,；,S,：,in,std_logic_vector,（,1,downto,0,）；,D,：,in,std_logic_vector,（,4,downto,0,）；,Q,：,out,std_logic_vector,（,4,downto,0,）；,end REGS,；,数字系统设计,architecture one of REGS is,signal IQ,：,std_logic_vector,（,4,downto,0,）；,begin,process,（,CP,，,D,，,S,，,CLR,）,begin,if,（,CLR=1,）,then IQ0,）；,elsif,（,CPevent,and CP=1,）,then,case S is,when “00” = NULL,；,when “01” = IQ IQ NULL,；,end case,；,end if,；,Q=IQ,；,end process,；,end,；,数字系统设计,CNT,模块的设计,library IEEE,；,use IEEE.std_logic_1164.all,；,use,IEEE.std_logic_unsigned.all,；,entity CNT is,port,（,CP,，,CLR,，,CS,：,in,std_logic,；,CO,：,out,std_logi,）；,end CNT,；,数字系统设计,signal QQ,：,std_logic_vector,（,2,downto,0,）；,begin,process,（,CP,，,CLR,，,CS),begin,if,（,CLR=1,）,then,QQ=“000”,；,elsif,（,CPevent,and CP=1,）,then,if CS=1 then,if,（,QQ=4,）,then,QQ=“000”,；,else,QQ=QQ+1,；,end if,；,end if,；,end if,；,end process,；,数字系统设计,process,（,QQ,）,begin,if,（,QQ=4,）,then,CO=1,；,else,CO=0,；,end if,；,end process,；,end,；,数字系统设计,ADDER,模块的设计,library IEEE,；,use IEEE.std_logic_1164.all,；,use,IEEE.std_logic_unsigned.all,；,entity ADDER is,port,（,A,：,in,std_logic_vector,（,3,downto,0,）；,B,：,in,std_logic_vector,（,3,downto,0,）；,C,：,out,std_logic_vector,（,3,downto,0,）；,COUT,：,out,std_logic,）；,end,；,数字系统设计,Architecture one of ADDER is,signal CRLT,：,std_logic_vector,（,4,downto,0,）；,signal AA,，,BB,：,std_logic_vector,（,4,downto,0),；,begin,AA =0& A,；,BB =0& B,；,CRLT=AA+BB,；,C=CRLT,（,3,downto,0,）；,COUT if,（,start =1,）,then,next_state,=S1,；,else,next_state, NEXT_STATE NEXT_STATE if,（,I4=1,）,then NEXT_STATE =S0,；,else NEXT_STATE ENDD=1,；,CLR=0,；,CA=0,；,CB1=0,；,CB0=0,；,CS1=0,；,CS0=0,；,CC ENDD=0,；,CLR=1,；,CA=1,；,CB1=1,；,CB0=1,；,CS1=0,；,CS0=0,；,CC if,（,BI=1,）,then ENDD=0,；,CLR=0,；,CA=0,；,CB1=0,；,CB0=0,；,CS1=1,；,CS0=1,；,CC=1,；,else ENDD=0,；,CLR=0,；,CA=0,；,CB1=0,；,CB0=0,；,CS1=0,；,CS0=0,；,CC=1,；,end if,；,数字系统设计,REG,：,process,（,CP,）,begin,if CP=1 and,CPevent,then,current_state, ENDD=0,；,CLR=0,；,CA=0,；,CB1=0,；,CB0=1,；,CS1=0,；,CS0=1,；,CC=0,；,end case,；,end process COM2,；,