VHDL基本语句用法

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,10,章,VHDL,基本语句,一：主要内容：,VHDL,基本语句讲解, 顺序语句, 并,行语句,二：重点掌握：常用,VHDL,基本语句及应用,赋值语句,信号赋值语句,变量赋值语句,信号代入语句：,格式,:,目的信号变量,=,信号变量表达式,例,: a 顺序语句；,When,选择值 = 顺序语句；,.,【WHEN OTHERS =】,；,END CASE ；,2,）,多条件选择值的一般表达式：,选择值 |选择值 ,3,）选择值 表达方式：,（,1,）单个普通数值，如6。,（,2,）数值选择范围，如(2,TO 4)，,表示取值为 2、3或4。,（,3,）并列数值，如3,5，表示取值为3或者5。,（,4,）混合方式，以上三种方式的混合。,4,）,CASE,语句举例,LIBRARY IEEE；,USE IEEE.STD_LOGIC_1164.ALL；,ENTITY mux41 IS,PORT (s4，s3, s2，s1 : IN STD_LOGIC;,z4，z3, z2，z1 : OUT STD_LOGIC);,END mux41；,ARCHITECTURE,activ,OF mux41 IS,SIGNAL sel : INTEGER RANGE 0 TO 15;,BEGIN,z1=0 ; z2=0; z3=0; z4 z1 z2 z3 z4 实参表达式, ，形参名= 实参表达式) ；,2,）一个过程的调用将分别完成以下三个步骤：,（1）将,IN,和,INOUT,模式的实参值赋给欲调用的过程中与它们对应的形参；,（2）执行这个过程；,（3）将过程中,IN,和,INOUT,模式的形参值返回给对应的实参。,3,）举例,例,1,【,例,2】,2、函数调用,函数调用与过程调用是十分相似的，,不同之处：调用函数将返还一个指定数据类型的值，,函数的参量只能是输入值。,1,）格式：,FUNCTION,函数名（参数表）,RETURN,数据类型,; -,函数首,FUNCTION,函数名（参数表）,RETURN,数据类型,IS,- -,函数体,2,）详细内容已讲过,返回语句(,RETURN),1,）格式：,语句格式一,：,RETURN;,-,只用于结束过程，并不返回任何值。,语句格式二,： RETURN,表达式；,-,只用于函数，并返回一个值。,2,）举例,例,1 ,过程调用返回例子,例,2,幻灯片,60,函数调用返回例子,空操作语句(,NULL),1,）语句格式：,NULL;,例：,CASE Opcode IS,WHEN 001 = tmp := rega AND regb ;,WHEN 101 = tmp := rega OR regb ;,WHEN 110 = tmp := NOT rega ;,WHEN OTHERS =,NULL,;,END CASE ;,3,）说明：,在上例的,CASE,语句中，,NULL,用于排除一些不用的条件。,等同：,WHEN OTHERS = tmp := rega ；,2,）举例：,10.2,并行语句,结构体中的并行语句种类：,1、并行信号赋值语句（,Concurrent Signal Assignments）。,2、进程语句(,Process Statements)。,3、块语句(,Block Statements)。,4、条件信号赋值语句(,Selected Signal Assignments)。,5、元件例化语句(,Component Instantiations)，,其中包括类属 、,配置语句。,6、生成语句(,Generate Statements)。,7、并行过程调用语句(,Concurrent Procedure Calls)。,并行语句位置：,ARCHITECTURE,结构体名,OF,实体名,IS,说明语句,BEGIN,并行语句,END,结构体名,；,并行信号赋值语句,1. 简单信号赋值语句,格式：,赋值目标,= 表达式,例：,ARCHITECTURE curt OF bc1 IS,SIGNAL s1, e, f, g, h : STD_LOGIC ;,BEGIN,output1 = a AND b ;,output2 = c + d ;,g = e OR f ;,h = e XOR f ;,s1 = g ;,END curt；,注：,例中的五条信号赋值语句的,执行是并行发生的。,2. 条件信号赋值语句,赋值目标 = 表达式,1,WHEN,赋值条件,1,ELSE,表达式,2,WHEN,赋值条件,2,ELSE,.,表达式,n,；,1,）格式：,2,）举例：,【例,1】,ENTITY mux IS,PORT ( a,b,c : IN BIT ;,p1,p2 : IN BIT ;,z : OUT BIT );,END,mux,;,ARCHITECTURE behv OF mux IS,BEGIN,z = a WHEN p1 = 1 ELSE,b WHEN p2 = 1 ELSE,c ;,END;,例,1,的逻辑电路图见,图,1,3. 选择信号赋值语句,WITH,选择表达式,SELECT,赋值目标信号, 连接端口名，.） ；,-,- - -,元件例化,（调用）语句。,1,）格式,：,（,1,）,元件声明语句用于调用已生成的元件,这些元件可能在库中,也可能是预先编写的元件实体描述,.,；,（,2,）,元件语句可以在,ARCHITECTURE,PACKAGE,和,BLOCK,的说明部分,.,（,3,）元件例化中，两层端口名（信号）之间的关系为映射关系,:,2,）说明：,3,）,举例：,例,1,例,2,，,例,3,生成语句,标号：,FOR,循环变量,IN,取值范围,GENERATE,说明,BEGIN,并行语句,END GENERATE ,标号,；,2,）格式,：,标号：,IF,条件,GENERATE,说明,Begin,并行语句,END GENERATE ,标号 ；,取值范围的语句格式，有两种形式：,表达式,TO,表达式 ; - 递增方式，如1,TO 5,表达式,DOWNTO,表达式 ; -递减方式，如5,DOWNTO 1,3,）说明,：,1,）作用,：,复制作用，根据某些条件，设定好某一元件或设计单位，就可利用,生成语句复制一组完全相同的并行元件或设计单位。,生成语句,四部分组成：,（,2,）生成方式,（,3,）说明部分,（,4,）并行语句,（,1,）标号,*,【例,1】,*,【例,2】,*,【例,3】,举例：,REPORT,语句,-,报告相关信息语句。,-,格式：,REPORT ,；,断言语句,-,时序仿真和程序调试的人机对话。,-,格式：,ASSERT,REPORT ,SEVERITY,10.3,属性描述与定义语句,可综合属性：,LEFT、RIGHT、HIGH、LOW、RANGE、REVERS RANGE、,LENGTH、EVENT,及,STABLE。,格式：,属性测试项目名,属性标识符,1. 信号类属性,#,(,NOT clockSTABLE AND clock =1),- -,不可综合,#,(clockEVENT AND clock =1),以上两语句的功能是一样的。,注 意,1,）,EVENT,与,STABLE,测试功能相反。,2,）语句“,NOT(clockSTABLE AND clock =1) ”,的表达方式是不可综合的。,2、数据区间类属性,【例,】,.,SIGNAL range1 : IN STD,LOGIC,VECTOR (0 TO 7) ；,.,FOR i IN range1,RANGE,LOOP,.,3、数值类属性,.,PROCESS (clock, a, b);,TYPE obj IS ARRAY (0 TO 15) OF BIT ;,SIGNAL ele1, ele2, ele3, ele4 : INTEGER ;,BEGIN,ele1 = obj,RIGNT,;,ele2 = obj,LEFT,;,ele3 = obj,HIGH,;,ele4 = obj,LOW,;,.,4、数组属性,LENGTH,.,TYPE arry1 ARRAY (0 TO 7) OF BIT ；,VARIABLE wth: INTEGER;,.,wth1: =arry1LENGTH; - wth1 = 8,.,5、用户定义属性,ATTRIBUTE,属性名 : 数据类型;,ATTRIBUTE,属性名,OF,对象名 : 对象类型,IS,值;,Synplify,综合器支持的特殊属性都在,synplify.attributes,程序包中，,使用前加入下面语句：,LIBRARY synplify;,USE synplicity.attributes.all;,6,、说明,7,、举例,*,【例,1】,*,【例,2】,本章程序举例,例,10.2,寄存器,结束,例子：设计一个实体图如图，功能为,32,位计数器,例,10.2,寄存器,ENTITY reginf IS,PORT(d, clk, clr, pre, load, data: IN BIT;,q1, q2, q3, q4, q5, q6, q7 : OUT BIT);,END reginf;,ARCHITECTURE maxpld OF reginf IS,BEGIN,PROCESS,-,高电平时钟触发,BEGIN,WAIT UNTIL clk = 1;,q1 = d;,END PROCESS;,PROCESS,-,低电平时钟触发,BEGIN,WAIT UNTIL clk = 0;,q2 = d;,END PROCESS;,PROCESS (clk, clr ),-,上升沿触发,/,同步清除,BEGIN,IF clr = 1 THEN,q3 = 0;,ELSIF clkEVENT AND clk = 1 THEN,q3 = d;,END IF;,END PROCESS;,PROCESS (clk, clr,）,-,下降沿触发,/,同步清除,BEGIN,IF clr = 0 THEN,q4 = 0;,ELSIF clkEVENT AND clk = 0 THEN,q4 = d;,END IF;,END PROCESS;,PROCESS (clk, pre),-,上升沿触发,/,同步预置”,1,”,BEGIN,IF pre = 1 THEN,q5 = 1;,ELSIF clkEVENT AND clk = 1 THEN,q5 = d;,END IF;,END PROCESS;,（ 续）,例,10.2,寄存器,PROCESS (clk, load, data),-,上升沿触发,/,同步预置数据,BEGIN,IF load = 1 THEN,q6 = data;,ELSIF clkEVENT AND clk = 1 THEN,q6 = d;,END IF;,END PROCESS;,PROCESS (clk, clr, pre),-,上升沿触发,/,同步置”,1”,和清除,BEGIN,IF clr = 1 THEN,q7 = 0;,ELSIF pre = 1 THEN,q7 = 1;,ELSIF clkEVENT AND clk = 1 THEN,q7 = d;,END IF;,END PROCESS;,END maxpld;,例,10.2,寄存器（ 续）,LIBRARY ieee;,use ieee.std_logic_1164.all;,use ;,entity count12 is,port(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic);,end count12;,architecture behave of count12 is,signal count_4: std_logic_vector(3 downto 0);,begin,qa=count_4(0);,qb=count_4(1);,qc=count_4(2);,qd=count_4(3);,process(clk,reset),begin,if (reset=0) then,count_4=0000;,elsif(clkevent and clk=1) then,if(en=1) then,if(count_4=1011) then,count_4=0000;,else,count_4=count_4+1;,end if;,end if;,end if;,end process;,end behave;,引脚定义,:,reset,复位；,en,计数控制；,clk,时钟；,qa,qb,qc,qd,计数器输出,例,10.1,十二进制同步计数器,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,-,设计,DFF,元件,ENTITY d_ff IS,PORT ( d, clk_s : IN STD_LOGIC ;,q : OUT STD_LOGIC ;,nq : OUT STD_LOGIC );,END ENTITY d_ff;,ARCHITECTURE a_rs_ff OF d_ff IS,BEGIN,bin_rs_ff : PROCESS (CLK_S),BEGIN,IF clk_s = 1 AND clk_sEVENT THEN,q = d ; nq = NOT d;,END IF;,END PROCESS;,END ARCHITECTURE a_rs_ff;,接下页,例,3,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY cnt_bin_n is,GENERIC (n : INTEGER := 6);,PORT (q : OUT STD_LOGIC_VECTOR (0 TO n-1);,in_1 : IN STD_LOGIC );,END ENTITY cnt_bin_n;,ARCHITECTURE behv OF cnt_bin_n IS,COMPONENT d_ff,PORT ( d, clk_s : IN STD_LOGIC;,Q, NQ : OUT STD_LOGIC);,END COMPONENT d_ff;,SIGNAL s : STD_LOGIC_VECTOR(0 TO n);,BEGIN,s(0) = in_1;,q_1 : FOR i IN 0 TO n-1 GENERATE,dff : d_ff PORT MAP (s(i+1), s(I), q(i), s(i+1);,END GENERATE,;,END ARCHITECTURE behv;,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY SN74373 IS,PORT ( D : IN STD_LOGIC_VECTOR ( 8 DOWNTO 1 ) ;,OEN , G : IN STD_LOGIC;,Q : OUT STD_LOGIC_VECTOR (8 DOWNTO 1 );,END ENTITY SN74373;,ARCHITECTURE two OF SN74373 IS,SIGNAL sigvec_save : STD_LOGIC_VECTOR(8 DOWNTO 1);,BEGIN,PROCESS ( D, OEN, G , sigvec_save ),BEGIN,IF OEN = 0 THEN Q = sigvec_save;,ELSE Q = ZZZZZZZZ;,END IF;,IF G = 1 THEN Sigvec_save = D ;,END IF;,END PROCESS;,END ARCHITECTURE two;,接下页,例,2,（续）,ARCHITECTURE one OF SN74373 IS,COMPONENT,Latch,PORT ( D, ENA : IN STD_LOGIC;,Q : OUT STD_LOGIC );,END COMPONENT;,SIGNAL sig_mid : STD_LOGIC_VECTOR( 8 DOWNTO 1 );,BEGIN,GeLatch : FOR D(inNum) IN 1 TO 8 GENERATE,Latchx : Latch PORT MAP ( D(inNum), G , sig_mid(inNum);,END GENERATE;,Q a(i)，y=b(i);,END GENERATE gen,.,【例,1 】,下图 是,生成语句,产生的8个相同的电路模块,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY rs IS,PORT (set, reset : IN BIT;,q,qb : BUFFER BIT);,END rs;,ARCHITECTURE rsff1 OF rs IS,COMPONENT nand2,PORT (a,b : IN BIT;,c: OUT BIT );,END COMPONENT;,BEGIN,U1: nand2 PORT MAP (a=set, b=qb, c=q),；,U2 : nand2 PORT MAP (a=reset, b=q, c=qb),；,END rsff1;,例,3 RS,触发器电路实现,.,b1 : BLOCK,SIGNAL s1: BIT ;,BEGIN,S1 = a AND b ;,b2 : BLOCK,SIGNAL s2: BIT ;,BEGIN,s2 = c AND d ;,b3 : BLOCK,BEGIN,Z = s2 ;,END BLOCK b3 ;,END BLOCK b2 ;,y l_time,gb2 = s_time,),；,-,局部端口参量设定,PORT (pb : IN BIT; pb2 : INOUT BIT );,-,块结构中局部端口定义,PORT MAP (pb1 = b1, pb2 = a1 ) ;,-,块结构端口连接说明,CONSTANT delay : Time := 1 ms ;,-,局部常数定义,SIGNAL s1 : BIT ;,-,局部信号定义,BEGIN,s1 = pb1 AFTER delay ;,pb2 = s1 AFTER gb1, b1 AFTER gb2 ;,END BLOCK Blk1 ;,END ARCHITECTURE func ;,【例,2】,块语句例,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY decoder IS,PORT ( a， b， c : IN STD_LOGIC;,data1，data2 : IN STD_LOGIC;,dataout : OUT STD_LOGIC );,END decoder;,ARCHITECTURE concunt OF decoder IS,SIGNAL instruction : STD_LOGIC_VECTOR(2 DOWNTO 0) ；,BEGIN,instruction,=,c ,WITH,instruction,SELECT,dataout = data1 AND data2,WHEN,000 ，,data1 OR data2,WHEN,001 ，,data1 NAND data2,WHEN,010 ，,data1 NOR data2,WHEN,011 ，,data1 XOR data2,WHEN,100 ，,data1 XNOR data2,WHEN,101 ，,Z,WHEN,OTHERS ;,END concunt ;,【例,2】,.,WITH,selt,SELECT,muxout out1 out1 out1 out110 ;,-,当,a,大于10时跳出循环,END LOOP L2;,.,例,.1,【,例,2,】,循环语句举例,LIBRARY IEEE；,USE IEEE.STD_LOGIC_1164.ALL；,ENTITY p_check IS,PORT ( a : IN STD_LOGIC_VECTOR (7 DOWNTO 0);,y : OUT STD_LOGIC );,END p_check；,ARCHITECTURE opt OF p_check IS,SIGNAL tmp ：STD_LOGIC ；,BEGIN,PROCESS(a),BEGIN,tmp =0;,FOR n IN 0 TO 7 LOOP,tmp = tmp XOR a(n);,END LOOP ;,y = tmp;,END PROCESS;,END opt;,例循环语句举例,SIGNAL a, b, c : STD_LOGIC_VECTOR (1 TO 3);,.,FOR n IN 1 To 3 LOOP,a(n) = b(n) AND c(n);,END LOOP;,例,3,此段程序等效于顺序执行以下三个信号赋值操作：,a(1)=b(1) AND c(1);,a(2)=b(2) AND c(2);,a (3) f);,s3: b(k+8) := 0;,k := k+1;,NEXT LOOP L_y,;,NEXT LOOP L_x ;,.,说明,： 当,(,ef),时,，执行,NEXT,L_x,，跳转到,L_x,执行，,当,ef,不成立,时，执行,s3,语句,SIGNAL a, b : STD_LOGIC_VECTOR (1 DOWNTO 0);,SIGNAL a_less_then_b : Boolean;,.,a_less_then_b = FALSE ; -,设初始值,FOR,i,IN,1 DOWNTO 0,LOOP,IF (a(i)=1 AND b(i)=0) THEN,a_less_then_b b,EXIT ;,ELSIF (a(i)=0 AND b(i)=1) THEN,a_less_then_b = TRUE ; - a b,时 ，由,EXIT,跳出循环比较程序，并报告结果。,1,）,WAIT ON,信号表结构,-,用于仿真,SIGNAL s1,s2 : STD_LOGIC;,.,PROCESS,BEGIN,.,WAIT ON s1,s2,；-,执行到此句被挂起来，待,s1,s2,任一信号改变，进程才重新开始。,END PROCESS ；,2,）,WAIT_ON,结构,-,用于仿真,LOOP,Wait on enable;,EXIT WHEN enable =1;,END LOOP;,3,）,WAIT_UNTIL,条件表达式结构,-,用于综合,.,Wait until enable =1;,.,【例,1】,例,2,）、,3,）中：,待,enable,上升沿。（即：两条件,enable,改变,AND,nable=1,同时满足,）,例,2 WAIT,语句举例,【例,2】,用一个硬件求实现平均值的功能,.,PROCESS,BEGIN,WAIT UNTIL,clk =1;,ave = a;,WAIT UNTIL,clk =1;,ave = ave + a;,WAIT UNTIL,clk =1;,ave = ave + a;,WAIT UNTIL,clk =1;,ave = (ave + a)/4 ;,END PROCESS ;,【例,3】-,用,WAIT,语句实现具有同步复位功能,PROCESS,BEGIN,rst_loop : LOOP,WAIT UNTIL,clock =1 AND clockEVENT; -,等待时钟信号,NEXT rst_loop WHEN (rst=1); -,检测复位信号,rst,x = a ; -,无复位信号，执行赋值操作,WAIT UNTIL,clock =1 AND clockEVENT; -,等待时钟信号,NEXT rst_loop When (rst=1); -,检测复位信号,rst,y data(high) THEN -,检测数据,temp := data(low) ;,data(low) := data(high);,data(high) := temp ;,END IF ；,END,swap,; -,过程,swap,结束,VARIABLE my_array : data_array ;,BEGIN -,进程开始,my_array := in_array ; -,将输入值读入变量,swap,(my_array, 1, 2);,- my_array、1、2,是对应于,data、low、high,的实参,swap(my_array, 2, 3); -,位置关联法调用， 第2第3元素交换,swap(my_array, 1, 2); -,第1第2元素再次交换,out_array y THEN tmp := x; x := y; y := tmp;,END IF;,END sort2;,BEGIN,PROCESS (a, b, c, d),VARIABLE va, vb, vc, vd : BIT_VECTOR(0 TO top);,BEGIN,va := a; vb := b; vc := c; vd := d;,sort2(va, vc); sort2(vb, vd);,sort2(va, vb); sort2(vc, vd);,sort2(vb, vc);,ra = va; rb = vb; rc = vc; rd = vd;,END PROCESS;,END muxes;,例,2 ,过程调用举例,PROCEDURE rs (SIGNAL s , r : IN STD_LOGIC ;,SIGNAL q , nq : INOUT STD_LOGIC) IS,BEGIN,IF ( s =1 AND r =1) THEN,REPORT Forbidden state : s and r are quual to 1;,RETURN,;,ELSE,q = s AND nq AFTER 5 ns ;,nq = s AND q AFTER 5 ns ;,END IF ;,END PROCEDURE rs ;,例,1 ,当信号,s =1 AND r =1,满足时，,RETURN,将中断过程。,FUNCTION opt (a, b, opr :STD_LOGIC),RETURN,STD_LOGIC IS,BEGIN,IF (opr =1) THEN RETURN (a AND b);,ELSE,RETURN,(a OR b) ;,END IF ;,END FUNCTION opt ;,例,2 ,.,PROCEDURE adder(SIGNAL a, b :IN STD_LOGIC ; -,过程名为,adder,SIGNAL sum : OUT STD_LOGIC );,.,adder(a1，b1，sum1) ;,-,并行过程调用,.,- 在此，,a1、b1、sum1,即为分别对应于,a、b、sum,的关联参量名,PROCESS( c1，c2) ;,-,进程语句执行,BEGIN,Adder(c1，c2，s1) ;,-,顺序过程调用，在此,c1、c2、s1,即为分别对,应于,a、b、sum,的关联参量名,END PROCESS ;,【例,1】,PROCEDURE check,(SIGNAL a : IN STD_LOGIC_VECTOR;,SIGNAL error : OUT BOOLEAN ) IS,-,在调用时再定位宽,VARIABLE found_one : BOOLEAN := FALSE ;,-,设初始值,BEGIN,FOR i IN aRANGE LOOP,-,对位矢量,a,的所有的位元素进行循环检测,IF a(i) = 1 THEN,-,发现,a,中有 1,IF found_one THEN,-,若,found_one,为,TRUE，,表明发现了一个以上的1,ERROR = TRUE;,-,发现了一个以上的1，令,found_one,为,TRUE,RETURN;,-,结束过程,END IF;,Found_one := TRUE;,-,在,a,中已发现了一个1,End IF;,End LOOP;,-,再测,a,中的其它位,error = NOT found_one;,-,如果没有任何1 被发现，,error,将被置,TRUE,END PROCEDURE check；,【例,2】,.,CHBLK：BLOCK,SIGNAL s1: STD_LOGIC_VECTOR (0 TO 0);,-,过程调用前设定位矢尺寸,SIGNAL s2: STD_LOGIC_VECTOR (0 TO 1);,SIGNAL s3: STD_LOGIC_VECTOR (0 TO 2);,SIGNAL s4: STD_LOGIC_VECTOR (0 TO 3);,SIGNAL e1, e2, e3, e4: Boolean;,BEGIN,Check (s1, e1);,-,并行过程调用，关联参数名为,s1、e1,Check (s2, e2);,-,并行过程调用，关联参数名为,s2、e2,Check (s3, e3);,-,并行过程调用，关联参数名为,s3、e3,Check (s4, e4);,-,并行过程调用，关联参数名为,s4、e4,END BLOCK;,.,* 【例,3】,【例,1】,奇偶校验判别信号发生器，利用属性函数,low,和,high,LIBRARY IEEE; -PARITY GENERATOR,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY parity IS,GENERIC (bus_size : INTEGER := 8 );,PORT (input_bus : IN STD_LOGIC_VECTOR(bus_size-1 DOWNTO 0);,even_numbits, odd_numbits : OUT STD_LOGIC ) ;,END parity ;,ARCHITECTURE behave OF parity IS,BEGIN,PROCESS (input_bus),VARIABLE temp: STD_LOGIC;,BEGIN,temp := 0;,FOR i IN input_bus,LOW,TO input_bus,HIGH,LOOP,temp := temp XOR input_bus( i ) ;,END LOOP ;,odd_numbits = temp ;,even_numbits = NOT temp;,END PROCESS;,END behave;,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY cntbuf IS,PORT(