MCS-51单片机的引脚

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,MCS-51,的引脚,教学内容,教学内容：理解端口的概念，掌握端口的结构，,MCS-51,的引脚。,重点：掌握外部设备进行数据交流的硬件系统。,引入课程,CPU+M,：计算机主机。,配合外设（,I/O,）构成计算机硬件系统。,P3,口线的第二功能为多功能引脚，其,8,个引脚均具有专门的第二功能。（,P57,表,3.8,）,VCC,VSS,XTAL2XTAL1,RST,P0. 0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1. 0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2. 0,ALE,P3. 0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,(2),、时钟电路：,XTAL1,、,XTAL2,(3),、复位引脚：,RST,(4),、并行口：,P0,、,P1,、,P2,、,P3,(7),、,ALE,：地址锁存控制信号,(1),、电源引脚：,VCC(+5V)、VSS(,地,),EA,PSEN,(5),、,EA,：访问程序存储控制信号,(6),、,PSEN,：外部,ROM,读选通信号,RXD/TXD/INT0/ INT1/ T0/ T1/WR/ RD/,1234567891011121314151617181920,4039383736353433323130292827262524242221,8031,80C51,8751,89C51,1,、管脚图,MCS51,单片机信号引脚简介,P3,口线的第二功能,MCS-51,单片机有,4,个双向并行的,8,位,I/O,口,P0,P3,，,P0,口为三态双向口，可驱动,8,个,TTL,电路，,P1,、,P2,、,P3,口为准双向口（作为输入时，口线被拉成高电平，故称为准双向口），其负载能力为,4,个,TTL,电路。,VCC,VSS,XTAL2XTAL1,RST,P0. 0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1. 0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2. 0,ALE,P3. 0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,(2),、振荡电路：,XTAL1,、,XTAL2,(3),、复位引脚：,RST,(4),、并行口：,P0,、,P1,、,P2,、,P3,(7),、,ALE,：地址锁存控制信号,(1),、电源线：,VCC(+5V)、VSS(,地,),EA,PSEN,(5),、,EA,：访问程序存储控制信号,(6),、,PSEN,：外部,ROM,读选通信号,RXD/TXD/INT0/ INT1/ T0/ T1/WR/ RD/,1234567891011121314151617181920,4039383736353433323130292827262524242221,8031,80C51,8751,89C51,1,、管脚图,ALE,地址锁存允许输出,/,编程脉冲输入端,1,、当,MCS51,由,P0,口送出低,8,位地址码时,MCS51,由,ALE,送出一高电平信号,作为,外部锁存器的触发信号,。,在单片机,(CPU),与外界交换信息的过程中,地址信息必须维持不变,而,P0,口不能维持低,8,位地址的不变,所以应该外接锁存器,将低,8,位地址锁住。当,8051,送出低,8,位地址的时候,锁存器应该处于送数状态,;,在低,8,位地址消失之前,锁存器应该处于锁存状态。,2,、当片外存储器存取数据时，,ALE,为低,8,位地址输出锁存信号；当片外存储器不存取数据时，,ALE,输出固定频率的脉冲信号，频率为,1/6,的时钟振荡频率固定输出正脉冲。,3.,烧录程序时，用于输入编程脉冲,.,MCS51,单片机信号引脚简介,VCC,VSS,XTAL2XTAL1,RST,P0. 0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1. 0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2. 0,ALE,P3. 0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,(2),、振荡电路：,XTAL1,、,XTAL2,(3),、复位引脚：,RST,(4),、并行口：,P0,、,P1,、,P2,、,P3,(7),、,ALE,：地址锁存控制信号,(1),、电源线：,VCC(+5V)、VSS(,地,),EA,PSEN,(5),、,EA,：访问程序存储控制信号,(6),、,PSEN,：外部,ROM,读选通信号,RXD/TXD/INT0/ INT1/ T0/ T1/WR/ RD/,1234567891011121314151617181920,4039383736353433323130292827262524242221,8031,80C51,8751,89C51,1,、管脚图,它是外部程序存储器,ROM,的读选通信号,。在执行访问外部,ROM,指令时，会自动产生,PSEN,信号；而在访问外部数据存储器,RAM,或访问内部,ROM,时，不产生,PSEN,信号。,MCS51,单片机信号引脚简介,VCC,VSS,XTAL2XTAL1,RST,P0. 0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1. 0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2. 0,ALE,P3. 0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,(2),、振荡电路：,XTAL1,、,XTAL2,(3),、复位引脚：,RST,(4),、并行口：,P0,、,P1,、,P2,、,P3,(7),、,ALE,：地址锁存控制信号,(1),、电源引脚：,VCC(+5V)、VSS(,地,),EA,PSEN,(5),、,EA,：访问程序存储控制信号,(6),、,PSEN,：外部,ROM,读选通信号,RXD/TXD/INT0/ INT1/ T0/ T1/WR/ RD/,1234567891011121314151617181920,4039383736353433323130292827262524242221,8031,80C51,8751,89C51,管脚图,内外程序存储器选择。,EA,访问外,ROM,控制信号,，当,EA,为高电平时，加电后,80C51,从片内,ROM,的,0000H,单元开始取指令，即从片内,ROM,的,0000H,开始执行程序；若,EA,为的低电平，则加电后,80C51,从片外,ROM,的,0000H,单元开始取指令，故此时片外,ROM,的编制应该从,0000H,开始；,MCS51,单片机信号引脚简介,P3,口线,为多功能引脚，可自动切换用作数据总线、地址总线、控制总线和或,I/O,接口外部引脚。,VCC,VSS,XTAL2XTAL1,RST,P0. 0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1. 0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2. 0,ALE,P3. 0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,(2),、振荡电路：,XTAL1,、,XTAL2,(3),、复位引脚：,RST,(4),、并行口：,P0,、,P1,、,P2,、,P3,(7),、,ALE,：地址锁存控制信号,(1),、电源线：,VCC(+5V)、VSS(,地,),EA,PSEN,(5),、,EA,：访问程序存储控制信号,(6),、,PSEN,：外部,ROM,读选通信号,RXD/TXD/INT0/ INT1/ T0/ T1/WR/ RD/,1234567891011121314151617181920,4039383736353433323130292827262524242221,8031,80C51,8751,89C51,管脚图,I/O,引脚,P0,口：,P0.0,P0.7,，,39,32,脚，外接存储器时作地址,/,数据分时使用口线；不接外部存储器时，可用作为,8,位准双向,I/O,口。,P1,口：,P1.0,P1.7,，,1,8,脚，,8,位准双向,I/O,口。,P2,口：,P2.0,P2.7,，,21,28,脚，,8,位准双向,I/O,口。外接存储器时作为高,8,位地址总线。,P3,口：,P3.0,P3.7,，,10,17,脚，,8,位准双向,I/O,口，出于芯片引脚数的限制，,P3,口具有第二输出、输入功能。,MCS51,单片机信号引脚简介,（,1,）,P0,口（,32,脚,39,脚）有三种使用方法：,作为与外部传送数据的,8,位数据总线（,D0,D7,）。,作为扩展外部存储器时的低,8,位地址总线（,A0,A7,） 作为普通,I/O,口使用。,（,2,）,P1,口（,1,脚,8,脚）：作为普通,I/O,口使用，无须外接上拉电阻,（,3,）,P2,口（,21,脚,28,脚）有两种使用方法：,作为普通,I/O,口使用，无须外接上拉电阻。,作为扩展外部存储器时的高,8,位地址总线（,A8,A15,）。,（,4,）,P3,口（,10,脚,17,脚）有两种使用方法。作为普通,I/O,口使用，无须外接上拉电阻；,MCS51,单片机信号引脚简介,P3,口的特殊功能,单片机并行,I,O,口,MCS-51,单片机有,4,个,I/O,端口，每个端口都是,8,位准双向口，共占,32,根引脚。,每个端口都包括一个锁存器,(,即专用寄存器,P0,P3),、一个输出驱动器和输入缓冲器。,通常把,4,个端口笼统地表示为,P0,P3,。,P0,口的结构及特点,P0,口的某位,P0.n(n=07),结构图，它由一个,输出锁存器、两个三态输入缓冲器和输出驱动电路,及控制电路组成。从图中可以看出，,P0,口既可以作,为,I/O,用，也可以作为地址,/,数据线用。,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,1,、,P0,口作为,普通,I/O,口,输出时,CPU,发出控制电平,“,0,”,封锁,“,与,”,门，将输出上拉场效,应管,T,1,截止，同时使多路开关,MUX,把锁存器,与输出,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,驱动场效应管,T,2,栅极接通。故内部总线与,P0,口同相。由于输出驱动级是漏极开路电路，若驱动,NMOS,或其,它拉流负载时，需要外接上拉电阻。,P0,的输出级可驱动,8,个,LSTTL,负载。,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,输入时,-,分读引脚或读锁存器,读引脚：,由传送指令,(,MOV,),实现；,下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,输入时,-,分读引脚或读锁存器,读锁存器：有些指令,如：,ANL P0,，,A,称为,“,读,-,改,-,写,”,指令，需要读锁存器。,上面,一个缓冲器用于读端口锁存器数据。,*原因：如果此时该端口的负载恰是一个晶体管基极，且原端口输出值为,1,，那么导通了的,PN,结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的,“,1,”,电平误读为,“,0,”,电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器,Q,端信号而设，读输出锁存器可避免上述可能发生的错误。*,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,准双向口：,从图中可以看出，在读入端口数据时，由于输出驱动,FET,并接在引脚上，如果,T2,导通，就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器写,“,1,”,，使,T2,截止，引脚处于悬浮状态，变为高阻抗输入。这就是所谓的准双向口。,2,、,P0,作为,地址,/,数据总线,在系统扩展时，,P0,端口作为地址,/,数据总线使用时，分为：,P0,引脚输出地址,/,数据信息。,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,CPU,发出控制电平,“,1,”,，打开,“,与,”,门，又使多路开关,MUX,把,CPU,的地址,/,数据总线与,T2,栅极反相接通,，输出地址或数据。,由图上可以看出，上下两个,FET,处于反相，构成了推拉式的输出电路，其负载能力大大增强。,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,2,、,P0,作为,地址,/,数据总线,P0,引脚输出地址,/,输入数据,输入信号是从引脚通过输入缓冲器进入内部总线。,此时，,CPU,自动使,MUX,向下，并向,P0,口写,“,1,”,，,“,读引脚,”,控制信号有效，下面的缓冲器打开，外部数据读入内部总线。,2,、,P0,作为,地址,/,数据总线,-,真正的双向口,D Q,CLK Q,MUX,P0.n,读,锁存器,内部总线,写,锁存器,读,引脚,地址,/,数据,控制,V,CC,T1,T2,P0,口引脚,P1,口的结构及特点,它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路组成,-,准双向口。,D Q,CLK Q,P1.n,读锁存器,内部总线,写锁存器,读引脚,V,CC,R,T,P1,口引脚,P2,口的结构及特点,1.P2,口作为普通,I/O,口,D Q,CLK Q,MUX,P2.n,读锁存器,内部总线,写锁存器,读引脚,地址,控制,V,CC,R,T,P2,口引脚,CPU,发出控制电平“,0”,，使多路开关,MUX,倒向锁存器,输出,Q,端，构成一个准双向口。其功能与,P1,相同。,2.P2,口作为地址总线,在系统扩展片外程序存储器,扩展数据存储器且容量超过,256B,(,用,MOVX DPTR,指令,),时，,CPU,发出控制电平,“,1,”,，使多路开关,MUX,倒内部地址线。此时，,P2,输出高,8,位地址。,D Q,CLK Q,MUX,P2.n,读锁存器,内部总线,写锁存器,读引脚,地址,控制,V,CC,R,T,P2,口引脚,P3,口的结构及特点,D Q,CLK Q,P3.n,读锁存器,内部总线,写锁存器,读引脚,V,CC,R,T,P3,口引脚,第二输入功能,第二输出功能,一、作为通用,I/O,口与,P1,口类似,-,准双向口,(W=1),W,P3,的内部结构,D Q,CLK Q,P3.n,读锁存器,内部总线,写锁存器,读引脚,V,CC,R,T,P3,口引脚,第二输入功能,第二输出功能,二、,P3,第二功能,(Q=1),此时引脚部分输入,(Q=1,、,W=1),部分输出,(Q=1,、,W,输出,),。,W,P3,第二功能各引脚功能定义：,P3.0,：,RXD,串行口输入,P3.1,：,TXD,串行口输出,P3.2,：,INT0,外部中断,0,输入,P3.3,：,INT1,外部中断,1,输入,P3.4,：,T0,定时器,0,外部输入,P3.5,：,T1,定时器,1,外部输入,P3.6,：,WR,外部写控制,P3.7,：,RD,外部读控制,