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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,半导体存储器补充,Intel 2164A,的工作方式与时序,现代,DRAM,介绍,存储器子系统的设计,Intel2716,的读时序,现代闪存技术,1,Intel 2164A,的工作方式与时序,读操作,在对,Intel 2164A,的读操作过程中，它要接收来自,CPU,的地址信号，经译码选中相应的存储单元后，把其中保存的一位信息通过,Dout,数据输出引脚送至系统数据总线。,从时序图中可以看出，读周期是由行地址选通信号 有效开始的，要求行地址要先于 信号有效，并且必须在 有效后再维持一段时间。同样，为了保证列地址 的可靠锁存，列地址也应领先于列地址锁存信号 有效，且列地址也必须在 有效后再保持一段时间。,要从指定的单元中读取信息，必须在 有效后，使 也有效。由于从 有效起到指定单元的信息读出送到数据总线上需要一定的时间，因此，存储单元中信息读出的时间就与 开始有效的时刻有关。,Intel 2164A,的读操作时序如图,6-3,所示。,2,图,6-3 Intel 2164A,读操作的时序,3,Intel 2164A,的工作方式与时序,写操作,在,Intel 2164A,的写操作过程中，它同样通过地址总线接收,CPU,发来的行、列地址信号，选中相应的存储单元后，要选定写入的单元， 和 必须都有效，而且行地址必须领先 有效 ，列地址同样处理。,Intel2164A,的写操作时序如图,6-4,所示。,4,图,6-4 Intel 2164A,写操作的时序,5,Intel 2164A,的工作方式与时序,读,-,修改,-,写操作,这种操作的性质类似于读操作与写操作的组合，但它并不是简单地由两个单独的读周期与写周期组合起来，而是在 和 同时有效的情况下，由 信号控制，先实现读出，待修改之后，再实现写入。,其操作时序如图,6-5,所示。,6,图,6-5 Intel 2164A,读,-,修改,-,写操作的时序,Tds,7,刷新操作,Intel 2164A,内部有,4128,个读出放大器，在进行刷新操作时，芯片只接收从地址总线上发来的行地址（其中,RA7,不起作用），由,RA0RA6,共七根行地址线在四个存储矩阵中各选中一行，共,4128,个单元，分别将其中所保存的信息输出到,4128,个读出放大器中，经放大后，再写回到原单元，即可实现,512,个单元的刷新操作。这样，经过,128,个刷新周期就可完成整个存储体的刷新。,8,图,6-6 Intel 2164A,唯,有效刷新操作的时序,9,现代内存条,FPM DRAM,：,Fast Page Mode DRAM,快速页面模式动态存储器。,EDO DRAM,：,Extended Data Out DRAM,扩展数据输出动态存储器，,SDRAM,：,Synchronous DRAM,同步动态存储器,10,DDR,：,DDR,内存能够提供比传统,SDRAM,内存快四倍，比,DDR,内存快两倍的工作频率,RDRAM,：,Rambus,DRAM,高频动态存储器。,DDR SDRAM,：,Double Data Rate SDRAM,双倍速率同步动态随机存储器,11,例,6.1,用,1K4,的,2114,芯片构成,lK8,的存储器系统。,分析：,由于每个芯片的容量为,1K,，故满足存储器系统的容量要求。但由于每个芯片只能提供,4,位数据，故需用,2,片这样的芯片，它们分别提供,4,位数据至系统的数据总线，以满足存储器系统的字长要求。,1,存储器芯片的位扩充,(,位扩展法,),适用场合：,存储器芯片的容量满足存储器系统的要求，但其字长小于存储器系统,的要求。,12,设计要点,：,将每个芯片的,10,位地址线按引脚名称一一并联，按次序逐根接至系统地址总线的低,10,位。,数据线则按芯片编号连接，,1,号芯片的,4,位数据线依次接至系统数据总线的,D0-D3,，,2,号芯片的,4,位数据线依次接至系统数据总线的,D4-D7,。,两个芯片的 端并在一起后接至系统控制总线的存储器写信号（如,CPU,为,8086/8088,，也可由 和 ,M,或,IO/,的组合来承担）。,引脚也分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。,13,当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读,/,写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。,14,根据硬件连线图，我们还可以进一步分析出该存储器的地址分配范围如下：（假设只考虑,16,位地址）,地 址 码 芯 片 的 地 址 范 围,A15 A12 A11 A10 A9 A0, 0 0 0 0 0 0 0 0 H,： ：,： ：, 0 0 1 1 0 3 F F H,表示可以任选值，在这里我们均选,0,。,这种扩展存储器的方法就称为位扩展，它可以适用于多种芯片，如可以用,8,片,2164A,组成一个,64K8,的存储器等。,15,2,存储器芯片的字扩充,适用场合：,存储器芯片的字长符合存储器系统的要求，但其容量太小。,例,6.2,用,2K8,的,2716,存储器芯片组成,8K8,的存储器系统。,分析：,由于每个芯片的字长为,8,位，故满足存储器系统的字长要求。但由于每个芯片只能提供,2K,个存储单元，故需用,4,片这样的芯片，以满足存储器系统的容量要求。,16,设计要点,：同位扩充方式相似,先将每个芯片的,11,位地址线按引脚名称一 一并联，然后按次序逐根接至系统地址总线的低,11,位。,将每个芯片的,8,位数据线依次接至系统数据总线的,D0-D7,。,两个芯片的 端并在一起后接至系统控制总线的存储器读信号（这样连接的原因同位扩充方式），,它们的 引脚分别接至地址译码器的不同输出，地址译码器的输入则由系统地址总线的高位来承担。,17,当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。,18,同样，根据硬件连线图，我们也可以进一步分析出该存储器的地址分配范围如下表：（假设只考虑,16,位地址）,19,地 址 码 芯片的地址范围 对应芯片编号,A,15,. A,13,A,12,A,11,A,10,A,9,.,A,0, 0 0 0 0 0 0 0 0 0 H,： ：,2716-1, 0 0 1 1 1 0 7 F F H, 0 1 0 0 0 0 8 0 0 H,： ：,2716-2, 0 1 1 1 1 0 F F F H, 1 0 0 0 0 1 0 0 0 H,： ：,2716-3, 1 0 1 1 1 1 7 F F H, 1 1 0 0 0 1 8 0 0 H,： ：,2716-4, 1 1 1 1 1 1 F F F H,表示可以任选值，在这里我们均选,0,。,20,3,同时进行位扩充与字扩充,适用场合：,存储器芯片的字长和容量均不符合存储器系统的要求，这时就需要用多片这样的芯片同时进行位扩充和字扩充，以满足系统的要求。,例,6.3,用,1K4,的,2114,芯片组成,2K8,的存储器系统。,分析：,由于芯片的字长为,4,位，因此首先需用采用位扩充的方法，用两片芯片组成,1K8,的存储器。再采用字扩充的方法来扩充容量，使用两组经过上述位扩充的芯片组来完成。,21,设计要点,：,每个芯片的,10,根地址信号引脚直接接至系统地址总线的低,10,位，每组两个芯片的,4,位数据线分别接至系统数据总线的高,/,低四位。,地址码的,A10,、,A11,经译码后的输出，分别作为两组芯片的片选信号，,每个芯片的控制端直接接到,CPU,的读,/,写控制端上，以实现对存储器的读,/,写控制。硬件连线如下图所示,22,当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片组，低位地址码则同时到达每一个芯片组，选中它们的相应单元。在读,/,写信号的作用下，选中芯片组的数据被读出，送上系统数据总线，产生一个字节的输出，或者将来自数据总线上的字节数据写入芯片组。,23,同样，根据硬件连线图，我们也可以进一步分析出该存储器的地址分配范围如下：,表示可以任选值，在这里我们均选,0,。,地 址 码 芯片的地址范围 对应芯片编号,A,15,. A,13,A,12,A,11,A,10,A,9,.,A,0, 0 0 0 0 0 0 0 0 H,： ：,2114-1, 0 0 1 1 0 3 F F H, 0 1 0 0 0 4 0 0 H,： ：,2114-2, 0 1 1 1 0 7 F F H,24,作业：,从以上地址分析可知，此存储器的地址范围是,0000H-07FFH,。如果系统规定存储器的地址范围从,0800H,开始，并要连续存放，对以上硬件连线图该如何改动呢？并指出片选控制的译码方式,提示：,由于低位地址仍从,0,开始，因此低位地址仍直接接至芯片组。于是，要改动的是译码器和高位地址的连接。我们可以将两个芯片组的片选输入端分别接至译码器的,Y2,和,Y3,输出端，即当,A11,、,A10,为,10,时，选中,2114-1,，则该芯片组的地址范围为,0800H-0BFFH,，而当,A11,、,A10,为,11,时，选中,2114-2,，则该芯片组的地址范围为,0C00H-0FFFH,。同时，保证高位地址为,0,（即,A15-A12,为,0,）。这样，此存储器的地址范围就是,0800H-0FFFH,了。,25,例,6.4,一个存储器系统包括,2K RAM,和,8K ROM,，分别用,1K4,的,2114,芯片和,2K8,的,2716,芯片组成。要求,ROM,的地址从,1000H,开始，,RAM,的地址从,3000H,开始。完成硬件连线及相应的地址分配表。,分析：,该存储器的设计可以参考本节的例,6.2,和例,6.3,。所不同的是，要根据题目的要求，按规定的地址范围，设计各芯片或芯片组片选信号的连接方式。整个存储器的硬件连线如下图所示。,26,27,根据硬件连线图，我们可以分析出该存储器的地址分配范围如下。（假设只考虑,16,位地址）,地 址 码 芯片的地址范围 对应芯片编号,0 0 0 1 0 0 0,.,0 1 0 0 0 H,： ：,2716-1,0 0 0 1 0 1 1,.,1 1 7 F F H,A,15,A,14,A,13,A,12,A,11,A,10,A,9,.,A,0,0 0 0 1 1 0 0,.,0 1 8 0 0 H,： ：,2716-2,0 0 0 1 1 1 1,.,1 1 F F F H,0 0 1 0 0 0 0,.,0 2 0 0 0 H,： ：,2716-3,0 0 1 0 0 1 1,.,1 2 7 F F H,0 0 1 0 1 0 0,.,0 2 8 0 0 H,： ：,2716-4,0 0 1 0 1 1 1,.,1 2 F F F H,28,地 址 码 芯片的地址范围 对应芯片编号,续表：,A,15,A,14,A,13,A,12,A,11,A,10,A,9,.,A,0,0 0 1 1 0 0 0,.,0 3 0 0 0 H,： ：,2114-1,0 0 1 1 0 1 1,.,1 3 3 F F H,0 0 1 1 1 0 0,.,0 3 8 0 0 H,： ：,2114-2,0 0 1 1 1 1 1,.,1 3 B F F H,29,EPROM,30,在读操作时，片选信号应为低电平，输出允许控制信号也为低电平,读周期由地址有效开始，经时间,TACC,后，所选中单元的内容就可由存储阵列中读出，但能否送至外部的数据总线，还取决于片选信号和输出允许信号。时序中规定，必须从有效经过,TCE,时间以及从有效经过时间,TOE,，芯片的输出三态门才能完全打开，数据才能送到数据总线。,Intel2716,读时序图,31,闪存的历史,闪存最早的发明者是,Intel,，在,1980,年，为了解决,EEPROM,只能以位（,bit,）为单位进行写入和删除的慢速和成本高的缺陷，,Intel,在,EEPROM,基础上开发出了能以块为单位进行读写的闪存，因此,Flash RAM,也被称为快擦写存储器。到了,1988,年，,Intel,正式推出了,NOR,型闪存，而日本的东芝公司则在,1987,年提交了以,EEPROM,为基础开发的,NAND,型闪存技术设计，,1989,年正式推出相关的产品。,32,NOR,技术,NOR,技术,闪速存储器是最早出现的,Flash Memory,，目前仍是多数供应商支持的技术架构，它源于传统的,EPROM,器件。,与其它,Flash Memory,技术相比，具有可靠性高、随机读取速度快的优势。,支持代码本地运行，在,擦除和编程操作较少而直接执行代码的场合，尤其是代码（指令）存储的应用中广泛使用,。,由于,NOR,技术,Flash Memory,的擦除和编程速度较慢，而且,很难实现较高的存储密度,，,尺寸又较大,。,因此擦除和编程操作所花费的时间很长，在纯数据存储和文件存储的应用中，,NOR,技术显得力不从心。,NOR,型闪存主要用于手机、掌上电脑等需要直接运行代码的场合,厂商：,Intel,、,AMD +,富士通（,Spansion,）、三星,33,NAND,技术,NAND,技术,Flash Memory,具有以下特点：,以页为单位进行读和编程操作，,1,页为,256,或,512,字节；以块为单位进行擦除操作，,1,块为,4K,、,8K,或,16K,字节,。具有快编程和快擦除的功能，其块擦除时间是,2ms,；而,NOR,技术的块擦除时间达到几百,ms,。,数据、地址采用同一总线，实现串行读取。随机读取速度慢且不能按字节随机编程。,芯片尺寸小，引脚少，是位成本,(bit cost),最低的固态存储器，突破了每兆字节,0.,1,元的价格限制。,芯片包含有失效块，其数目最大可达到,335,块（取决于存储器密度）。失效块不会影响有效块的性能，但设计者需要将失效块在地址映射表中屏蔽起来。,无法支持代码本地执行。,厂商：,三星 、东芝、现代、,Intel,、富士通,基于,NAND,的存储器可以取代硬盘或其它块设备。,34,NOR,与,NAND,的单元结构,35,NOR,与,NAND,的架构,36,NOR,与,NAND,在晶体管连接方式上有明显不同，前者保证了随机访问能力，后者则有效的缩小了占用空间,37,常见的存储器扩充装置,CF,扩充装,Compact Flash,所有,Windows CE,支持,38,常见的存储器扩充装置,SD,扩充装置（,Secure Digital,）,Panasonic Scandisk Toshiba,39,常见的存储器扩充装置,Memory Stick,Sony,40,U,盘简介,41,USB,是由,Intel,、,IBM,、,Microsoft,、,Compaq,、,Digital,、,NEC,、,Northern Telecom,七家公司联合推出的一种串行总线规范,.,USB(Universal,Serial Bus),通用串行总线简介,42,1996,推出,USB1.0,版本：,低速,1,5MbPs,、,高速,12MbPs,2000,4,推出,USB2.0,版本：,低速,1,5MbPs,、,全速,12MbPs,、,高速达,480,MbPs,43,1,即插即用，可自动识别总线上的设备并为其配置软件和硬件资源。,2,可以动态连接和重新配置外设，支持热插拔功能。,3,总线上的设备的传输带宽可以从几,Kbps,到几百,Mbps,，,速率最高可达,480Mbpss,。,一,.USB,的主要特点,44,4,允许最多达,127,台,USB,设备同时操作。,5,可向,USB,总线上设备供电，,USB,设备也可自备电源。,6,具有很高的容错性能，协议中规定了出错处理和差错恢复机制。,此外,USB,总线还具有使用灵活,、,性价比高等特点。,45,红电源线，,+5V,（,4.755.25V,）,黑地线,绿,D,+,白,D,-,注：,D,+,、,D,-,为传输数据的信号线，传输的信号为差分信号。,D,+,- D,-, 200mv,时，表示传送数据,1,；,D,+,- D,-, - 200mv,时，表示传送数据,0,；,二接口信号线（,4,根）,46,USB,是一种串行总线，数据逐位依次传送。,USB,系统中数据的编码方式为,NRZI,码，这种编码方式既能保证数据传送的完整性，又不需要独立的时钟信号和数据一起传送,NRZI,（,Non Return to Zero Invert,），即反向不归零码。当遇到,0,信号时发生跳变，而遇到,1,信号时保持不变。数据流中的跳变使解码器可以与收到的数据保持同步，因而不必提供独立的时钟信号。,三,USB,总线数据编码方式,47,四,USB,系统组成,1.,硬件：,USB,主控器,/,集线器（,USBHC/RH,），,于主机中。,USB,集线器（,USBH,）,USB,设备：,Hub,设备,功能设备,接在,Hub,上的外设。,48,USB,设备驱动程序（客户驱动软件）,用于和某一特定的,USB,设备进行通信，常为操作系统一部分或由厂商提供,USBD USB,系统驱动软件,一般捆绑于操作系统，用于实现,USB,总线的驱动、带宽的分配。,HCD,（,Host controller Driver,）,主控器驱动程序,完成对,USB,设备交换的调度。,2.,软件,49,U,盘的结构,主要是由,USB,插头、主控芯片、稳压,IC(LDO),、晶振、闪存,(FLASH),、,PCB,板、帖片电阻、电容、发光二极管,(LED),等组成。,USB,端口：负责连接电脑，是数据输入或输出的通道 。,主控芯片：负责各部件的协调管理和下达各项动作指令，并使计算机将,U,盘识别为,“,可移动磁盘,”,，是,U,盘的,“,大脑,”,。,FLASH,芯片：保存数据的实体，其特点是断电后数据不会丢失，能长期保存 。,PCB,底板：负责提供相应处理数据平台，且将各部件连接在一起,50,U,盘的结构图,51,本章需要掌握的知识重点,1.,了解半导体存储器的分类和典型的代表芯片应用特点,识记,2.,了解半导体存储器芯片的结构，与地址线、数据线关系容量,识记,3.,掌握部分,SRAM,、,DRAM,、,EPROM,芯片的引脚功能,理解,4. SRAM,读写原理、,DRAM,读写和刷新原理、,EPROM,和,EEPROM,工作方式,理解,5.,掌握半导体存储器与,CPU,的连接,应用,52,
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