集成电路实验课件

按一下以編輯母片標題樣式,按一下以編輯母片,第二層,第三層,第四層,第五層,*,集成电路实验课件,*,School of Microelectronics,集成电路分析与设计,2011,春季 中北大学,电子科学与技术系,集成电路分析与设计,实验,12,介绍,1,集成电路实验课件,实验一内容,1,）反相器的电路仿真,2,）,Layout,的认识,3,）反相器,Layout,设计,4,）,DRC,验证 （,Diva,）,5,）,LVS,验证 （,Dracula,）,6) LPE & Post Layout Simulation,（,Dracula,）,2,集成电路实验课件,实验二内容,1,）,NAND,门电路仿真,2,）,NAND,门电路,Layout,设计,3,）,DRC,验证,4,）,LVS,验证,5) LPE & Post Layout Simulation,3,集成电路实验课件,Wuxi MI 0.5um CMOS Process,PMOS,N-well,P+ (pplus),Island (Active),Poly,Metal1,Contact,Pdiff,4,集成电路实验课件,Wuxi MI 0.5um CMOS Process,NMOS,N+ (nplus),Island (Active),Poly,Metal1,Contact,Ndiff,5,集成电路实验课件,实验一内容,1,）反相器的电路仿真,2,）,Layout,的认识,3,）反相器,Layout,设计,4,）,DRC,验证,5,）,LVS,验证,6) LPE & Post Layout Simulation,6,集成电路实验课件,使用,Cadence,版图工具,Virtuoso,设计反相器,7,集成电路实验课件,1,登陆,用户名：,icer,密码：,123456,8,集成电路实验课件,2,检查环境,（,1,）在,icer,目录下有,display.drf,和,tech.file,两个文件。,（,2,）有,bd07.lvs,，,bd07.lpe,，,divaDRC.rul,三个文件。这三个文件的位置可以为其他地方，但必须知道其路径。,9,集成电路实验课件,3,运行,Virtuoso,（,1,）打开一个,terminal;,（,2,）,terminal,内运行,icfb&,（,3,）注意：我是打开,terminal,，直接运行,icfb&,命令的。,10,集成电路实验课件,4,建立库和单元,（,1,）建立一个库,说明：库的名字包含自己的名字和学号的个人信息，以便检,查。,如：李赛男（学号：,0806024102,），建的库名为,LSN02,彭巧君（学号：,0806044101,），建的库名为,PQJ01,（,2,） 建立一个单元,单元名字统一，以便出错时好处理：,反相器单元名：,INV,与非门单元名：,NAND,讲课过程中，我的示例中的库名为：,mylab,，单元名为,inv,。,11,集成电路实验课件,开始画,INV,开始画之前认识一下整体设计的结果,12,集成电路实验课件,13,集成电路实验课件,1,画,N-well,14,集成电路实验课件,2 PMOS,和,NMOS,的,active,区,也包括制作衬底接触的,active,15,集成电路实验课件,3,形成,poly-si,和栅氧化层,16,集成电路实验课件,4,形成,NMOS,的源漏的掺杂,也包括制作,PMOS,衬底接触的掺杂,17,集成电路实验课件,5,形成,PMOS,的源漏的掺杂,也包括制作,NMOS,衬底接触的掺杂,18,集成电路实验课件,6,形成,contact,孔以及欧姆接触的重掺杂,19,集成电路实验课件,7,形成金属层,20,集成电路实验课件,8,金属层标注,21,集成电路实验课件,至此就完成了反相器,Layout,的设计，但是设计的,Layout,是否有问题，还需要检查和验证？下面介绍反相器,Layout,的,DRC, LVS,，,LPE,和,Post Layout Simulation,。,注意其中的验证步骤、方法和设置,22,集成电路实验课件,DRC , LVS , LPE,DRC: Design Rule Check,LVS: Layout Versus Schematic,LPE: Layout Parasitic Extraction,Diva and Dracula,23,集成电路实验课件,Cadence,设计系统介绍,2024/9/8,集成电路实验课件,Cadence,系统概述,版图设计工具,Virtuoso LE,版图验证工具,Diva,版图验证工具,Dracula,25,集成电路实验课件,Cadence 概述,为什么要学习,Cadence,工具,26,集成电路实验课件,Cadence 概述,集成电路发展趋势,27,集成电路实验课件,Cadence 概述,市场需求以及工艺技术的发展使得设计,复杂度提高，为满足这样的需求，我们,必须掌握最强大的,EDA,工具,28,集成电路实验课件,Cadence 概述,VHDL,仿真,行为综合,逻辑综合,可测性设计,低功耗设计,布局布线,后仿真,Synopsys,Alta,Epic,Synopsys,IKOS,Cadence,Compass,Synopsys,Vantage,IKOS,Vantage,Cadence,Synopsys,Synopsys,Compass,Mentor Graphics,Cadence,Avant!,Mentor Graphics,Sunrise,Synopsys,Compass,29,集成电路实验课件,Cadence 概述,全球最大的,EDA,公司,提供系统级至版图级的全线解决方案,系统庞杂，工具众多，不易入手,除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位,具有广泛的应用支持,电子设计工程师必须掌握的工具之一,30,集成电路实验课件,Cadence 概述,System-Level Design,Function Verification,Emulation and Acceleration,Synthesis/Place-and-Route,Analog,RF,and Mixed-Signal Design,Physical Verification and Analysis,IC Packaging,PCB Design,31,集成电路实验课件,集成电路设计流程,客户,功能定义,电路生成,功能验证,测试生成,布局布线,后仿真,算法设计,逻辑综合,可测性设计,低功耗设计,版图验证,设计规则检查,互连参数提取,32,集成电路实验课件,Cadence,系统概述,版图设计工具,Virtuoso LE,版图验证工具,Diva,版图验证工具,Dracula,33,集成电路实验课件,版图设计工具,Virtuoso LE,Virtuoso Layout Editor,版图编辑大师,Cadence,最精华的部分在哪里,Virtuoso Layout Editor,界,面,漂,亮,友,好,功,能,强,大,完,备,操,作,方,便,高,效,34,集成电路实验课件,版图设计工具,Virtuoso LE,目标,理解,Layout Editor,环境,学会如何使用,Layout Editor,学会运行交互,DRC&LVS,学会将设计转为,Stream format,学会定制版图编辑环境,35,集成电路实验课件,版图设计工具,Virtuoso LE,主要编辑命令,Undo,取消,Redo,恢复,Move,移动,Copy,复制,Stretch,拉伸,Delete,删除,Merge,合并,Search,搜索,编辑命令非常友好，先点击,命令，然后对目标图形进行操作,36,集成电路实验课件,版图设计工具,Virtuoso LE,主要创建命令,Rectangle,矩形,Polygon,多边形,Path,互联,Label,标签,Instance,例元,Contact,通孔,现在,LSW,中选中层，然后点击,创建命令，在画相应图形,37,集成电路实验课件,Cadence,系统概述,版图设计工具,Virtuoso LE,版图验证工具,Diva,版图验证工具,Dracula,38,集成电路实验课件,设计流程,39,集成电路实验课件,版图验证,版图验证的必要性？,确保版图绘制满足设计规则,确保版图与实际电路图一致,确保版图没有违反电气规则,可供参数提取以便进行后模拟,40,集成电路实验课件,Cadence,版图验证工具,Diva,Diva,是,Cadence,的版图编辑大师,Virtuoso,集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。,Dracula,Dracula（,吸血鬼）是,Cadence,的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。,41,集成电路实验课件,版图验证工具,DIVA,Diva ,Design Interactive Verification Automation,DIVA,是,Cadence,软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（,LVS,）,外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。,42,集成电路实验课件,版图验证工具,DIVA,Remark:,Diva,中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行,LVS,就先要执行,DRC,。,运行,Diva,之前，要准备好规则验证文件，这些文件有默认名称：做,DRC,时的文件应以,divaDRC.rul,命名，版图提取文件以,divaEXT.rul,命名。做,LVS,时规则文件应以,divaLVS.rul,命名。,43,集成电路实验课件,版图验证工具,DIVA,DRC,:,对,IC,版图做几何空间检查，以确保线路能够被,特定加工工艺实现。,ERC,:,检查电源、地的短路，悬空器件和节点等电气,特性。,LVS,:,将版图与电路原理图做对比，以检查电路的连,接，与,MOS,的长宽值是否匹配。,LPE,:,从版图数据库提取电气参数（如,MOS,的,W、L,值,BJT、,二极管的面积，周长，结点寄生电容等）,并以,Hspice,网表方式表示电路。,44,集成电路实验课件,Diva DRC,检查,要拷贝,divaDRC.rul,到,/home/icer/mylab,里，,mylab,是自己建的库名，每个人根据自己的情况而定。从,Verify,里选择,DRC,，如下图设置，点击,OK,。,45,集成电路实验课件,Diva DRC,检查,DRC,检查结果如下图：,errors,为,0,，表示通过检查。,46,集成电路实验课件,版图验证工具,DIVA,Diva,查错:,错误在版图文件中会高亮显示，很容易观察到。另外也可以选择,Verify-Markers-Find,菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击,apply,就可以显示第一个错误。,同样，可以选择,Verify-Markers-Explain,来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择,Verify-Markers-Delete,把这些错误提示删除。,47,集成电路实验课件,Cadence,系统概述,版图设计工具,Virtuoso LE,版图验证工具,Diva,版图验证工具,Dracula,48,集成电路实验课件,版图验证工具,Dracula,Dracula,（,吸血鬼）是,Cadence,的一个独立的版图验证工具，它采用批处理的工作方式。,Dracula,功能强大，目前被认为布局验证的标准，几乎全世界所有的,IC,公司都拿它作,sigh-off,的凭据。特别是对整个芯片版图的最后验证，一定要交由,Dracula,处理。,49,集成电路实验课件,版图验证工具,Dracula,Basics of Dracula,Verication,版图验证与工艺相关-需要工艺信息数据库,版图验证输入-版图数据(,GDSII,格式);网表信息(用于,LVS);,工艺相关信息,50,集成电路实验课件,版图验证工具,Dracula,Dracula,主要功能:,1设计规则检查,DRC,2,电气规则检查,ERC,3,版图&原理图一致性检查,LVS,4,版图参数提取,LPE,5,寄生电阻提取,PRE,51,集成电路实验课件,版图验证工具,Dracula,Dracula,的处理流程,52,集成电路实验课件,版图验证工具,Dracula,How to Use Dracula Tool,创建/获取命令文件;,填充设计数据信息;,编译命令文件;,提交执行文件;,查询验证结果报表并修改错误;,53,集成电路实验课件,版图验证工具,Dracula,版图,GDSII,格式转换,WHY：,Dracula,处理对象是,GDSII,文件,操作步骤：,执行：,CIWFileExportStream,.,54,集成电路实验课件,Dracula-DRC,Function of DRC,检查布局设计与制程规则的一致性;,基本设计规则包括各层,width,spcing,及不同层之间的,spcing,enclosure,等关系;,设计规则的规定是基于,process variation, equipment limitation,circuit reliability;,特殊情况下,设计规则允许有部分弹性;,55,集成电路实验课件,Dracula-LVS,Dracula LVS(,包含器件提取）步骤:,1.把版图的,GDSII,文件导出到含有,LVS,规则文件的目录；,2.把单元的,hspice,网单文件导出到含有,LVS,规则文件的目录；,3.更改,LVS,规则文件中的,INDISK,和,PRIMARY,值；,4.在控制终端的含,LVS,规则文件的目录下输入：,LOGLVS,htv,case,cir,/home/icer/test/inv.sp (,网表的路径,),56,集成电路实验课件,Dracula-LVS,%,con,inv,（网表中,单元名,）,%,exit,_,%PDRACULA,%/g /,home/icer/test/bd07.lvs,(LVS,规则文件名,),%/,f,%./,57,集成电路实验课件,Dracula-LVS,LVS,比较结果查看:,按上述步骤执行完,LVS,后，工作目录下会生成名为,lvs,out,.lvs,的文件，打开此文件可以查看,LVS,结果报告。如果版图与电路图匹配，会显示,“LAYOUT AND SCHEMATIC MATCHED”，,否则，会列出,Discrepancy,项，并注有不能匹配的部分在版图中的坐标和网单中的器件名。,58,集成电路实验课件,产生,GDSII,文件，为,LVS,做准备,拷贝,divaDRC.rul,到,/home/icer/mylab,里，,mylab,是自己建的库名，每个人根据自己的情况而定。从,Verify,里选择,DRC,，如下图设置，点击,OK,。,59,集成电路实验课件,DRACULA LVS,检查,执行如下指令：,（,1,）先在,icer,下建立一个,test,文件夹,，,test,文件夹,下建一个,run,的文件夹。使用,mkdir /test/run,完成。,（,2,）拷贝,bd07.lvs,和,inv.gds,和,INV.sp,到,test,文件夹里。修改,bd07.lvs,如下图中所示。,60,集成电路实验课件,61,集成电路实验课件,LVS,输出报告,(,报告文件为,lvsout.lvs),62,集成电路实验课件,LVS,输出报告,63,集成电路实验课件,LVS,输出报告,64,集成电路实验课件,Dracula-LPE,在控制终端的含,LVS,规则文件的目录下输,入,：,%PDRACULA,%:/g /,home/icer/test/bd07.lpe,(L,PE,规则文件名,),%:/,f,%./,65,集成电路实验课件,LPE,输出带有寄生参数的网表：,PRENET.DAT,66,集成电路实验课件,LPE,输出带有寄生参数的网表：,PRENET.DAT,67,集成电路实验课件,LPE,输出带有寄生参数的网表：,PRENET.DAT,68,集成电路实验课件,Post Layout Simulation,利用,LPE,得到的网表进行后仿真，使用前仿真的激励进行仿真（通常可以把,LPE,得到的网表做成一个,subckt,，然后调用，就很方便。）,后仿真显示：功能没问题！,69,集成电路实验课件,实验二内容,1,）,NAND,门电路仿真,2,）,NAND,门电路,Layout,设计,3,）,DRC,验证,4,）,LVS,验证,5) LPE & Post Layout Simulation (,选做,),70,集成电路实验课件,电路的网表怎么写？,*,Lab1 Inverter.sp,* SPICE Library *,.include hua05.sp,*,.global vdd gnd,M1 OUT IN VDD VDD PMOS W=20u L=0.6u,M2 OUT IN GND GND NMOS W=10u L=0.6u,V1 VDD GND 5,V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns),.OPTIONS POST,.tran 0.01ns 60ns,.end,参考反相器的设计,71,集成电路实验课件,72,集成电路实验课件,73,集成电路实验课件,NAND,INV,如何画,NAND,74,集成电路实验课件,如何进行Post Layout Simulation,?,75,集成电路实验课件,实验要求,（1）实验前完成SPICE仿真；,（2）实验前完成前一实验的Post Sim。,（3）当个实验的课堂完成版图设计和DRC、LVS、LPE。,（4）完成实验报告,76,集成电路实验课件,实验报告要求,纸实验报告 （,需要,对实验结果作出分析）,电子文档实验报告,1,）实验报告书,2,）版图,gds,文件,3,）,spice,网表文件,4,）,DRC,验证无错截图,5,）,LVS,报告,6,）,LPE,得到的,PRENET.DAT,文件,7,）,Post Layout Simulation,的,spice,网表文件,77,集成电路实验课件,如何进行第四个实验触发器（,DFF,）的设计,78,集成电路实验课件,79,集成电路实验课件,