集成电路设计基础课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019/1/18,集成电路设计基础,#,2024/8/13,集成电路设计基础,1,上次课内容,第,3,章 集成电路工艺简介,3.1,引言,3.2,外延生长工艺,3.3,掩模的制版工艺,3.4,光刻工艺,3.5,掺杂工艺,3.6,绝缘层形成工艺,3.7,金属层形成工艺,2023/8/23集成电路设计基础1上次课内容第3章,2024/8/13,集成电路设计基础,2,本次课内容,第,4,章 集成电路特定工艺,4.1,引言,4.2,双极型集成电路的基本制造工艺,4.3 MESFET,工艺与,HEMT,工艺,4.4 CMOS,集成电路的基本制造工艺,4.5 BiCMOS,集成电路的基本制造工艺,2023/8/23集成电路设计基础2本次课内容第4章 集,2024/8/13,集成电路设计基础,3,所谓,特定工艺,，常常是,指以一种材料为衬底、一种或几种类型的晶体管为主要的有源器件；辅以一定类型的无源器件；以特定的简单电路为基本单元；形成应用于一个或多个领域中各种电路和系统的工艺。,4.1,引言,2023/8/23集成电路设计基础3,2024/8/13,集成电路设计基础,4,特定工艺,这些特定工艺包括：,硅基的双极型工艺、,CMOS,、,BiCMOS,、锗硅,HBT,工艺和,BiCMOS,工艺，,SOI,材料的,CMOS,工艺，,GaAs,基,/InP,基的,MESFET,工艺、,HEMT,工艺和,HBT,工艺,等,。,目前应用最广泛的特定工艺是,CMOS,工艺。在,CMOS,工艺中，又可细分为,DRAM,工艺、逻辑工艺、模拟数字混合集成工艺，,RFIC,工艺等,。,2023/8/23集成电路设计基础4特定工艺 这些特定工,2024/8/13,集成电路设计基础,5,4.2,双极型集成电路的基本制造工艺,在,双极型集成电路,的基本制造工艺中，要不断地进行,光刻、扩散、氧化,的工作。,典型的,PN,结隔离的,掺金,TTL,电路,工艺流程图如下图,所示。,2023/8/23集成电路设计基础54.2 双极型集成,2024/8/13,集成电路设计基础,6,典型,PN,结隔离掺金,TTL,电路工艺流程图,2023/8/23集成电路设计基础6典型PN结隔离掺金T,2024/8/13,集成电路设计基础,7,双极型集成电路基本制造工艺步骤,（,1,）,衬底选择,对于典型的,PN,结隔离,双极集成电路，衬底一般选用,P,型硅。芯片剖面如图。,2023/8/23集成电路设计基础7双极型集成电路基本制,2024/8/13,集成电路设计基础,8,双极型集成电路基本制造工艺步骤,（,2,）,第一次光刻,N,+,隐埋层扩散孔,光刻,一般来讲，由于双极型集成电路中各元器件均从上表面实现互连，所以为了减少寄生的集电极,串联电阻效应,，在制作元器件的外延层和衬底之间需要作,N,+,隐埋层,。,2023/8/23集成电路设计基础8双极型集成电路基本制,2024/8/13,集成电路设计基础,9,第一次光刻,N,+,隐埋层扩散孔光刻,从上表面引出,第一次光刻,的,掩模版图形,及,隐埋层扩散,后的,芯片剖面,见图。,2023/8/23集成电路设计基础9第一次光刻N+隐,2024/8/13,集成电路设计基础,10,双极型集成电路基本制造工艺步骤,（,3,）,外延层淀积,外延层淀积,时应该考虑的,设计参数,主要有：,外延层电阻率,epi,和,外延层厚度,T,epi,。外延层淀积后的芯片剖面如图。,2023/8/23集成电路设计基础10双极型集成电路基本,2024/8/13,集成电路设计基础,11,双极型集成电路基本制造工艺步骤,（,4,）第二次光刻,P,+,隔离扩散孔光刻,隔离扩散,的目的是在硅衬底上形成许多孤立的,外延层岛,，以实现各元件间的,电隔离,。,目前最常用的隔离方法是,反偏,PN,结隔离,。一般,P,型衬底接最负电位，以使隔离结处于反偏，达到,各岛间电隔离,的目的。,2023/8/23集成电路设计基础11双极型集成电路基本,2024/8/13,集成电路设计基础,12,第二次光刻,P,+,隔离扩散孔光刻,隔离扩散孔的掩模版图形及隔离扩散后的芯片剖面图如图所示。,2023/8/23集成电路设计基础12第二次光刻P+,2024/8/13,集成电路设计基础,13,双极型集成电路的基本制造工艺步骤,（,5,）第三次光刻,P,型基区扩散孔光刻,基区扩散孔,的掩模版图形及基区扩散后的芯片剖面图如图所示。,2023/8/23集成电路设计基础13双极型集成电路的基,2024/8/13,集成电路设计基础,14,双极型集成电路的基本制造工艺步骤,（,6,）第四次光刻,N,+,发射区扩散孔光刻,此次光刻还包括,集电极、,N,型电阻的接触孔,和,外延层的反偏孔。,2023/8/23集成电路设计基础14双极型集成电路的基,2024/8/13,集成电路设计基础,15,第四次光刻,N,+,发射区扩散孔光刻,N,+,发射区扩散孔,的掩模图形及,N,+,发射区扩散后的,芯片剖面图,如图所示。,2023/8/23集成电路设计基础15第四次光刻N+,2024/8/13,集成电路设计基础,16,双极型集成电路的基本制造工艺步骤,（,7,）,第五次光刻,引线接触孔光刻,此次光刻的掩模版图形如图所示。,2023/8/23集成电路设计基础16双极型集成电路的基,2024/8/13,集成电路设计基础,17,双极型集成电路的基本制造工艺步骤,（,8,）第六次光刻,金属化内连线光刻,反刻铝,形成金属化内连线后的,芯片复合图,及,剖面图,如图。,2023/8/23集成电路设计基础17双极型集成电路的基,2024/8/13,集成电路设计基础,18,4.3 MESFET,工艺与,HEMT,工艺,MESFET,是,第一代,GaAs,晶体管,类型和工艺标识，是,GaAs,单片集成电路技术的基础，现在是,GaAs VLSI,的,主导工艺,。,HEMT,工艺是最先进的,GaAs,集成电路工艺。,MESFET,和,HEMT,两者的工作原理和工艺制造基础基本相同。,2023/8/23集成电路设计基础18 4.3 ME,2024/8/13,集成电路设计基础,19,MESFET,工艺,下图将示出,GaAs MESFET,的基本结构。在半绝缘,(Semi-isolating,，,s.i.)GaAs,衬底上的,N,型,GaAs,薄层为有源层。这一层可以采用,液相外延,(LPE),、汽相外延,(VPE),或分子束外延,(MBE),三,种外延方法,沉积形成，也可以通过,离子注入,形成。,2023/8/23集成电路设计基础19MESFET工艺下,2024/8/13,集成电路设计基础,20,MESFET,工艺,2023/8/23集成电路设计基础20MESFET工艺,2024/8/13,集成电路设计基础,21,MESFET,工艺,（,1,）有源层上面两侧的金属层通常是,金锗合金,通过沉积形成,与有源层形成源极和漏极的,欧姆接触,。这两个接触区之间的区域定义出,有源器件,即,MESFET,的电流沟道。,MESFET,通常具有对称的源漏结构。沟道中间区域上的,金属层,通常是金或合金,与有源层形成栅极的,肖特基接触,。,2023/8/23集成电路设计基础21MESFET工艺,2024/8/13,集成电路设计基础,22,MESFET,工艺,（,2,）由于,肖特基势垒,的耗尽区延伸进入有源层，使得沟道的厚度变薄。根据零偏压情况下沟道夹断的状况，可形成,两种类型的,MESFET,：,增强型和耗尽型,。,对于,增强型,MESFET,，由于内在电势形成的耗尽区延伸到有源区的下边界， 沟道在零偏压情况下是断开的。而,耗尽型,MESFET,的耗尽区只延伸到有源区的某一深度，沟道为在零偏压情况下是开启的。,2023/8/23集成电路设计基础22 MESFET工艺,2024/8/13,集成电路设计基础,23,MESFET,工艺,（,3,）,在栅极加电压,，内部的电势就会被增强或减弱，从而使沟道的深度和流通的电流得到控制。作为控制端的栅极对,MESFET,的性能起着重要的作用。,由于,控制主要作用,于栅极下面的区域，所以，,栅长即栅极金属层从源极到漏极方向上的尺寸，是,MESFET,技术的重要参数,。,常规情况下，,栅长越短，器件速度越快,。栅长为,0.2,m,的,MESFET,的截止频率约为,50GHz,。迄今为止，栅长已减小到,100nm,的尺度。,2023/8/23集成电路设计基础23MESFET工艺（,2024/8/13,集成电路设计基础,24,MESFET,工艺的效果,与,HEMT,工艺,相比，相对简单和成熟的,MESFET,工艺,使得,光通信中高速低功率,VLSI,的实现成为可能。,2023/8/23集成电路设计基础24MESFET工艺的,2024/8/13,集成电路设计基础,25,高电子迁移率晶体管（,HEMT,）,在,N,型掺杂的,GaAs,层中，,电子漂移速度,主要受限于电子与施主的碰撞。要减小碰撞机会应,减小掺杂浓度,（最好没有掺杂），但同时希望在晶体结构中存在大量可高速迁移的电子，这就是,高电子迁移率晶体管（,HEMT,）,的原创思路。由于在,晶体结构中存在大量可高速迁移电子，,HEMT,早期也被称为,二维电子气场效应管（,TEGFET,）。,2023/8/23集成电路设计基础25高电子迁移率晶体管,2024/8/13,集成电路设计基础,26,HEMT,工艺,HEMT,也属于,FET,的一种，它有与,MESFET,相似的结构。,HEMT,与,MESFET,之间的,主要区别在于有源层,。,2023/8/23集成电路设计基础26HEMT工艺HEM,2024/8/13,集成电路设计基础,27,简单的,HEMT,的层结构,2023/8/23集成电路设计基础27简单的HEMT的层,2024/8/13,集成电路设计基础,28,HEMT,工艺,一种简单的,HEMT,有如上图所示的结构。在,s.i. GaAs,衬底上，一层薄的没有掺杂的,GaAs,层被一层薄（,50-100nm,）,N,掺杂的,AlGaAs,层覆盖，然后在其上面，再形成肖特基栅极、源极与漏极欧姆接触。由于,AlGaAs,（,1.74 eV,）和,GaAs,（,1.43 eV,）的禁带不同，在,AlGaAs,层的电子将会进入没掺杂的,GaAs,层，并留在,AlGaAs /GaAs,相结处附近，以致形成,二维的电子气（,2DEG,）,。,2023/8/23集成电路设计基础28HEMT工艺一种简,2024/8/13,集成电路设计基础,29,HEMT,工艺,根据图结构,HEMT,栅极下,AlGaAs,层的厚度与掺杂浓度，其,类型可为增强型或耗尽型,，即自然断开和自然开启。对器件的测量表明，相对于掺杂的,MESFET,层，它有更强的电子移动能力。,2023/8/23集成电路设计基础29HEMT工艺根据图,2024/8/13,集成电路设计基础,30,HEMT,的性能和发展,由于,HEMT,的优秀性能,，这类器件近十年有了广泛的发展。它在许多方面取得进展，如减小栅长，优化水平和垂直结构，改善,2DEG,限制结构及原料系统。,HEMT,传输的,频率,f,T,随栅长减小而增加,，,栅长越短则,GaAs,场效应管速度越快,，至今先进,HEMT,工艺的栅长小于,0.2,m,，实验室水平小于,0.1,m,，但同时要考虑,光刻分辨率,以及减小栅长带来的,栅极电阻增大的问题,。,栅长小于,0.3,m,可考虑采用,蘑菇型即,T,型栅极,。,2023/8/23集成电路设计基础30HEMT的性能和发,2024/8/13,集成电路设计基础,31,4.4 CMOS,集成电路的基本制造工艺,CMOS,工艺技术,是当代,VLSI,工艺的,主流工艺技术,，它是在,PMOS,与,NMOS,工艺基础上发展起来的。其,特点,是将,NMOS,器件与,PMOS,器件同时制作在同一硅衬底上。,CMOS,工艺技术,一般可分为,三类,，即,P,阱,CMOS,工艺,N,阱,CMOS,工艺,双阱,CMOS,工艺,2023/8/23集成电路设计基础314.4 CMOS集,2024/8/13,集成电路设计基础,32,P,阱,CMOS,工艺,P,阱,CMOS,工艺,以,N,型单晶硅为衬底，在其上制作,P,阱。,NMOS,管做在,P,阱内，,PMOS,管做在,N,型衬底上。,P,阱工艺包括用,离子注入或扩散的方法,在,N,型衬底中掺进浓度足以中和,N,型衬底并使其呈,P,型特性的,P,型杂质，以保证,P,沟道器件的正常特性。,2023/8/23集成电路设计基础32P阱CMOS工艺,2024/8/13,集成电路设计基础,33,P,阱,CMOS,工艺,P,阱杂质浓度,的典型值要比,N,型衬底中的高,510,倍才能保证器件性能。然而,P,阱的,过度掺杂,会对,N,沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对,P,阱的电容等,。,2023/8/23集成电路设计基础33P阱CMOS工艺,2024/8/13,集成电路设计基础,34,P,阱,CMOS,工艺,电连接时，,P,阱接最负电位，,N,衬底接最正电位，通过反向偏置的,PN,结实现,PMOS,器件和,NMOS,器件之间的,相互隔离,。,P,阱,CMOS,芯片剖面示意图,见下图。,2023/8/23集成电路设计基础34P阱CMOS工艺,2024/8/13,集成电路设计基础,35,N,阱,CMOS,工艺,N,阱,CMOS,正好和,P,阱,CMOS,工艺相反,，,它是在,P,型衬底上形成,N,阱。因为,N,沟道器件是在,P,型衬底上制成的，,这种方法与标准的,N,沟道,MOS(NMOS),的工艺是兼容的。,在这种情况下，,N,阱中和了,P,型衬底,，,P,沟道晶体管会受到过渡掺杂的影响。,2023/8/23集成电路设计基础35N阱CMOS工艺,2024/8/13,集成电路设计基础,36,N,阱,CMOS,工艺,早期的,CMOS,工艺的,N,阱工艺和,P,阱工艺两者并存发展。但由于,N,阱,CMOS,中,NMOS,管直接在,P,型硅衬底上制作,，有利于发挥,NMOS,器件高速的特点，因此成为,常用工艺 。,2023/8/23集成电路设计基础36N阱CMOS工艺,2024/8/13,集成电路设计基础,37,N,阱,CMOS,芯片剖面示意图,N,阱,CMOS,芯片剖面示意图见下图。,2023/8/23集成电路设计基础37N阱CMOS芯片剖,2024/8/13,集成电路设计基础,38,双阱,CMOS,工艺,随着工艺的不断进步，集成电路的,线条尺寸,不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。,2023/8/23集成电路设计基础38双阱CMOS工艺,2024/8/13,集成电路设计基础,39,双阱,CMOS,工艺,通常双阱,CMOS,工艺采用的原始材料是在,N,+,或,P,+,衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作,N,阱和,P,阱。,2023/8/23集成电路设计基础39双阱CMOS工艺通,2024/8/13,集成电路设计基础,40,双阱,CMOS,工艺,使用双阱工艺不但可以,提高器件密度,，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。,2023/8/23集成电路设计基础40双阱CMOS工艺使,2024/8/13,集成电路设计基础,41,双阱,CMOS,工艺主要步骤,双阱,CMOS,工艺主要步骤,如下：,（,1,）衬底准备：衬底氧化，生长,Si,3,N,4,。,（,2,）光刻,P,阱，形成阱版，在,P,阱区腐蚀,Si,3,N,4,，,P,阱注入。,（,3,）去光刻胶，,P,阱扩散并生长,SiO,2,。,（,4,）腐蚀,Si,3,N,4,，,N,阱注入并扩散。,（,5,）有源区衬底氧化，生长,Si,3,N,4,，有源区光刻,和腐蚀，形成有源区版。,（,6,）,N,管场注入光刻，,N,管场注入。,2023/8/23集成电路设计基础41双阱CMOS工艺主,2024/8/13,集成电路设计基础,42,双阱,CMOS,工艺主要步骤,（,7,）场区氧化，有源区,Si,3,N,4,和,SiO,2,腐蚀，栅,氧化，沟道掺杂（阈值电压调节注入）。,（,8,）多晶硅淀积、掺杂、光刻和腐蚀，形成,多晶硅版。,（,9,）,NMOS,管光刻和注入硼，形成,N,+,版。,（,10,）,PMOS,管光刻和注入磷，形成,P,+,版。,（,11,）硅片表面生长,SiO,2,薄膜。,（,12,）接触孔光刻，接触孔腐蚀。,（,13,）淀积铝，反刻铝，形成铝连线。,2023/8/23集成电路设计基础42双阱CMOS工艺主,2024/8/13,集成电路设计基础,43,MOS,工艺的自对准结构,自对准,是一种在圆晶片上,用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差,。在电路尺寸缩小时，这种有力的方法用得越来越多。,有许多应用这种技术的例子，例子之一是在多晶硅栅,MOS,工艺中，利用多晶硅栅极对栅氧化层的,掩蔽作用,，可以实现自对准的源极和漏极的离子注入，如图所示。,2023/8/23集成电路设计基础43MOS工艺的自对准,2024/8/13,集成电路设计基础,44,自对准工艺,示意图,2023/8/23集成电路设计基础44自对准工艺 示意图,2024/8/13,集成电路设计基础,45,自对准工艺,上图中可见形成了图形的,多晶硅条,用作,离子注入工序,中的,掩模,，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的,两侧,，从而实现了,自对准,。,而且原来呈半绝缘的多晶硅本身在大量注入后变成,低电阻率的导电体,。,可见多晶硅的应用实现“,一箭三雕,”之功效。,2023/8/23集成电路设计基础45自对准工艺上图中可,2024/8/13,集成电路设计基础,46,4.5 BiCMOS,集成电路的基本制造工艺,BiCMOS,工艺技术,是,将双极与,CMOS,器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和,CMOS,器件高集成度、低功耗的优点,，使它们互相取长补短、发挥各自优点，从而实现,高速、高集成度、高性能的超大规模集成电路,。,2023/8/23集成电路设计基础464.5 BiCMO,2024/8/13,集成电路设计基础,47,BiCMOS,工艺分类,BiCMOS,工艺技术,大致可以,分为两类,：分别是以,CMOS,工艺为基础的,BiCMOS,工艺和以双极工艺为基础的,BiCMOS,工艺。,一般来说，以,CMOS,工艺为基础的,BiCMOS,工艺对保证,CMOS,器件的性能比较有利，同样以双极工艺为基础的,BiCMOS,工艺对提高保证双极器件的性能有利。,2023/8/23集成电路设计基础47BiCMOS工艺分,2024/8/13,集成电路设计基础,48,以,P,阱,CMOS,工艺为基础的,BiCMOS,工艺,以,P,阱,CMOS,工艺为基础是指在标准的,CMOS,工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。,下图为通过标准,P,阱,CMOS,工艺实现的,NPN,晶体管的剖面结构示意图。,2023/8/23集成电路设计基础48以P阱CMOS工艺,2024/8/13,集成电路设计基础,49,标准,P,阱,CMOS,工艺实现的,NPN,晶体管的剖面结构示意图,2023/8/23集成电路设计基础49标准P阱CMOS工,2024/8/13,集成电路设计基础,50,标准,P,阱,CMOS,工艺结构特点,这种结构的缺点是：,（,1,）由于,NPN,晶体管的基区在,P,阱中，所以基,区的厚度太大，使得电流增益变小；,（,2,）集电极的串联电阻很大，影响器件性能；,（,3,）,NPN,管和,PMOS,管共衬底，使得,NPN,管只,能接固定电位，从而限制了,NPN,管的使用。,2023/8/23集成电路设计基础50标准 P阱CMOS,2024/8/13,集成电路设计基础,51,以,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,N,阱,CMOS-NPN,体硅衬底结构剖面图,2023/8/23集成电路设计基础51以N阱CMOS工艺,2024/8/13,集成电路设计基础,52,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,与以,P,阱,CMOS,工艺为基础的,BiCMOS,工艺相比，,优点包括,：,（,1,）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了,NPN,晶体管的性能；,2023/8/23集成电路设计基础52N阱CMOS工艺为,2024/8/13,集成电路设计基础,53,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,（,2,）制作,NPN,管的,N,阱将,NPN,管与衬底自然隔开，这样就使得,NPN,晶体管的各极均可以根据需要进行电路连接，增加了,NPN,晶体管应用的灵活性。,2023/8/23集成电路设计基础53N阱CMOS工艺为,2024/8/13,集成电路设计基础,54,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,它的缺点,是：,NPN,管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以,P,+,-Si,为衬底，并在,N,阱下设置,N,+,隐埋层，然后进行,P,型外延，可使,NPN,管的集电极串联电阻减小,5,6,倍，还可以使,CMOS,器件的抗闩锁性能大大提高。其结构如下图。,2023/8/23集成电路设计基础54N阱CMOS工艺为,2024/8/13,集成电路设计基础,55,N,阱,CMOS-NPN,外延衬底结构剖面图,2023/8/23集成电路设计基础55N阱CMOS-NP,2024/8/13,集成电路设计基础,56,双极工艺为基础的,BiCMOS,工艺,（,1,）,以,CMOS,工艺为基础的,BiCMOS,工艺,中，影响,BiCMOS,电路性能的,主要是双极型器件,。显然，若以双极工艺为基础，对提高双极型器件的性能是有利的。,（,2,）,这种结构,克服了以,P,阱,CMOS,工艺为基础的,BiCMOS,结构的缺点,，,而且还可以用此工艺获得对高压、大电流很有用的纵向,PNP,管和,LDMOS,及,VDMOS,结构，以及在模拟电路中十分有用的,I,2,L,等器件结构。,2023/8/23集成电路设计基础56双极工艺为基础的B,2024/8/13,集成电路设计基础,57,三种以,PN,结隔离双极型工艺为基础的,P,阱,BiCMOS,器件结构剖面图,：,2023/8/23集成电路设计基础57三种以PN结隔离双,2024/8/13,集成电路设计基础,58,以双极工艺为基础的双阱,BiCMOS,工艺,这种结构的特点是采用,N,及,P,双埋层双阱结构,，采用,薄外延层,来实现双极器件的,高截止频率,和,窄隔离宽度,。,此外，利用,CMOS,工艺的,第二层多晶硅,做双极器件的多晶硅发射极，不必增加工艺就能形成,浅结和小尺寸发射极,。,2023/8/23集成电路设计基础58以双极工艺为基础的,2024/8/13,集成电路设计基础,59,双埋层双阱,Bi-CMOS,工艺器件结构剖面图,以双极工艺为基础的双埋层双阱,Bi-CMOS,工艺的器件结构剖面图,2023/8/23集成电路设计基础59双埋层双阱Bi-C,2024/8/13,集成电路设计基础,60,预习下节课：,第,5,章 集成电路版图设计,2023/8/23集成电路设计基础60预习下节课：第5章,2024/8/13,集成电路设计基础,61,本小节结束,(162),谢谢,!,2023/8/23集成电路设计基础61本小节结束 (1,2024/8/13,集成电路设计基础,62,2023/8/23集成电路设计基础62,