集成电路与测试课件

1集成电路测试1集成电路测试2024/7/262测试介绍n测试：就是检测出生产过程中的缺陷，并挑出废品的过程。n测试的基本情况：封装前后都需要进行测试。n测试与验证的区别：目的、方法和条件n测试的难点：复杂度和约束。n可测性设计：有利于测试的设计。2023/8/162测试介绍测试：就是检测出生产过程中的缺陷2024/7/263简单的测试例子A=1,B=1=Z=1A=0,B=1=Z=0A=1,B=0=Z=0A=0,B=0=Z=02023/8/163简单的测试例子A=1,B=1=Z=12024/7/264可测性设计举例n可控性：n可观性：2023/8/164可测性设计举例可控性：可观性：2024/7/265基本概念1：故障和故障模型故障：集成电路不能正常工作。故障模型：物理缺陷的逻辑等效。2023/8/165基本概念1：故障和故障模型故障：集成电路2024/7/266故障举例物理缺陷逻辑等效2023/8/166故障举例物理缺陷逻辑等效2024/7/267逻辑门故障模型n固定值逻辑：所有缺陷都表现为逻辑门层次上线网的逻辑值被固定为0或者1。表示：s-a-1,s-a-0。n桥接n逻辑门故障模型的局限性2023/8/167逻辑门故障模型固定值逻辑：所有缺陷都表现2024/7/268故障的等效和从属故障等效故障从属故障类型与测试码 测试码 故障 A B C Z1 1 1 0A/0,B/0,C/0,Z/1 0 1 1 1A/1,Z/0 1 0 1 1B/1,Z/0 1 1 0 1C/1,Z/0 2023/8/168故障的等效和从属故障等效故障从属故障类型2024/7/269基本概念2：测试向量和测试图形n测试向量：加载到集成电路的输入信号称为测试向量（或测试矢量）。n测试图形：测试向量以及集成电路对这些输入信号的响应合在一起成为集成电路的测试图形。2023/8/169基本概念2：测试向量和测试图形测试向量：2024/7/2610测试仪n测试仪是测试集成电路的仪器。它负责按照测试向量对集成电路加入激励，同时观测响应。目前，测试仪一般都是同步的，按照时钟节拍从存储器中调入测试向量。2023/8/1610测试仪测试仪是测试集成电路的仪器。它负2024/7/2611测试仪参数ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe22262023/8/1611测试仪参数ParameterSentr2024/7/2612测试仪特点n同步时序n激励的波形有限n响应的测试时刻有限n支持clock burst2023/8/1612测试仪特点同步时序2024/7/2613测试仪的规定波形举例break管脚信号图 2023/8/1613测试仪的规定波形举例break管脚信号2024/7/2614测试仪的规定波形举例测试码规定图1：2023/8/1614测试仪的规定波形举例测试码规定图1：2024/7/2615测试仪的规定波形举例测试码规定图2：2023/8/1615测试仪的规定波形举例测试码规定图2：2024/7/2616测试向量的生成n人工法n程序自动生成n自测试2023/8/1616测试向量的生成人工法2024/7/2617手工生成n故障建立n故障传播n决策及测试码生成2023/8/1617手工生成故障建立2024/7/2618故障图2023/8/1618故障图2024/7/2619手工测试码2023/8/1619手工测试码2024/7/2620组合逻辑测试法1：差分法n差分法(Boolean difference method)是一种测试向量的生成方法。它不依赖路径传播等技巧，而是依靠布尔代数的关系，通过运算来确定测试向量。2023/8/1620组合逻辑测试法1：差分法差分法(Boo2024/7/2621差分法定义如果那么在xi上的固定逻辑值就可以被检测到，否则就不能。2023/8/1621差分法定义如果那么在xi上的固定逻辑值2024/7/2622差分法的性质2023/8/1622差分法的性质2024/7/2623差分法如果g(X)与xi无关，则可以简化为：如果要检测s-a-0的故障，则使用：如果要检测s-a-1的故障，则使用：2023/8/1623差分法如果g(X)与xi无关，则可以简2024/7/2624差分法的例子对于x1的错误，推导如下：2023/8/1624差分法的例子对于x1的错误，推导如下：2024/7/2625测试法2：D算法n激活n传播n决策2023/8/1625测试法2：D算法激活2024/7/2626D算法2023/8/1626D算法2024/7/2627故障例子2023/8/1627故障例子2024/7/2628SoC测试中的几个常用技术n静态电源电流测试(Iddq)n扫描路径法nBISTnBoundary Scan2023/8/1628SoC测试中的几个常用技术静态电源电流2024/7/2629IddqnIddq:静态电流测试。测试时使电流越小越好。n一般设置：n没有三态。n内部RAM关闭。n上下拉电阻设置为合适电平。2023/8/1629IddqIddq:静态电流测试。测试2024/7/2630扫描路径法n扫描路径法是一种规则的可测试性设计方法，适用于时序电路。其设计思想是把电路中的关键节点连接到一个移位寄存器上，当作为扫描路径的移位寄存器处于串入/并出状态时，可以用来预置电路的状态。当作为扫描路径的移位寄存器处于并入/串出状态时，可以把内部节点的状态依次移出寄存器链。2023/8/1630扫描路径法扫描路径法是一种规则的可测试2024/7/2631扫描路径法2023/8/1631扫描路径法2024/7/2632扫描路径法n测试扫描路径本身 n移入测试序列，电路进入正常工作，测试与扫描路径相连的部分电路 n移出扫描路径，检查状态的正确性 2023/8/1632扫描路径法测试扫描路径本身 2024/7/2633扫描路径法注意事项尽量使得扫描路径像一个标准的扫描链。Avoid gated clocks or make them predictable when in test mode Avoid latches or make them transparent when in test mode Controllable asynchronous set/reset during test mode Avoid tri-state logic if possible Configure ASIC bi-direct pins as output only during test mode (make all output enables active)Use externally generated clocks Avoid combinatorial feedback loops2023/8/1633扫描路径法注意事项尽量使得扫描路径像一2024/7/2634扫描路径的简单例子2023/8/1634扫描路径的简单例子2024/7/2635BISTn内置式自测(BIST)n将一个激励电路和一个响应电路加在被测电路(CUT)中。激励电路会产生大量激励信号，并将其应用于CUT中，响应电路就用来对CUT的响应进行评测。n与ATE不同，BIST的性能不受负载板或测试头电气特性的限制。2023/8/1635BIST内置式自测(BIST)2024/7/2636RAMBIST2023/8/1636RAMBIST2024/7/2637JTAGn目的：由于表面贴装技术以及高密度封装(BGA)的使用，使得PCB的密度越来越高，以往的针床测试法变得越来越不易使用。为了简化测试过程、统一测试方式，IEEE制订了边界扫描标准。n概念：利用四线接口扫描所有的管脚。2023/8/1637JTAG目的：由于表面贴装技术以及高密2024/7/2638JTAG2023/8/1638JTAG2024/7/2639JTAG2023/8/1639JTAG2024/7/2640JTAG2023/8/1640JTAG2024/7/2641JTAG2023/8/1641JTAG2024/7/2642TAP2023/8/1642TAP2024/7/2643BSDLn一个例子2023/8/1643BSDL一个例子2024/7/2644JAMnAltera对JTAG的编程语言。n一个例子n结果2023/8/1644JAMAltera对JTAG的编程语言2024/7/2645实际的例子nJAMn结果2023/8/1645实际的例子JAM