-半导体存储器及其接口课件

第四章 半导体存储器及其接口第一节第一节半导体存储器半导体存储器第二节第二节存储器的接口技术存储器的接口技术第三节第三节主存储器接口主存储器接口第四章 半导体存储器及其接口 4.1半导体存储器半导体存储器半导体存储器的分类与技术指标半导体存储器的分类与技术指标1半导体存储器的分类半导体存储器的分类半导体存储器分类如下图所示。半导体存储器分类如下图所示。半导体存储器的特点半导体存储器的特点:1.1.RAM的分类及特点的分类及特点（1）双极型）双极型RAM：存取速度高，集成度低，功耗大，成本存取速度高，集成度低，功耗大，成本 高高（2）MOS型静态型静态RAM：集成度、功耗介于双极型集成度、功耗介于双极型RAM与与 动态动态RAM之间，不需要刷新之间，不需要刷新（3）MOS型动态型动态RAM的特点：必须定时刷新，集成度高，的特点：必须定时刷新，集成度高，功耗低，价格便宜功耗低，价格便宜2ROM的分类及特点的分类及特点（1）掩膜型）掩膜型ROM：厂家写入，用户只读。厂家写入，用户只读。（2）可编程）可编程PROM：用户可编程写入一次。用户可编程写入一次。（3）紫外光擦除可编程）紫外光擦除可编程EPROM：可多次擦写，擦除须用紫可多次擦写，擦除须用紫 外光。外光。（4）电可擦除的可编程）电可擦除的可编程EEPROM：可用电信号多次擦写。：可用电信号多次擦写。半导体存储器的技术指标半导体存储器的技术指标:1存储容量存储容量存储器容量（存储器容量（S）存储单元数（存储单元数（p）数据位数（数据位数（i）数据位数（数据位数（i）一般等于芯片数据线的根数；而存储单元个数一般等于芯片数据线的根数；而存储单元个数（p）与存储器芯片的地址线条数（与存储器芯片的地址线条数（k）有如下关系：有如下关系：p2k。2存取速度存取速度存取速度用二个指标来衡量：存取时间和存储周期。存取速度用二个指标来衡量：存取时间和存储周期。存取时间：存取时间是反映存储器工作速度的一个重要指标，它是指从CPU给出有效的存储器地址启动一次存储器读写操作，到该操作完成所经历的时间，称为存取时间。存取周期：是指连续启动两次独立的存储器读写操作所需要的最小间隔时间，对于读操作，就是读周期时间；对于写操作，就是写周期时间。通常，存储周期要大于存取时间，因为存储器在读出数据之后还要用一定的时间来完成内部操作，这一时间称为恢复时间。读出时间和恢复时间加起来才是读周期。所以，存取时间和存取周期是两个不同的概念。存储芯片的组成存储芯片的组成:1.1.RAM的分类及特点的分类及特点（1）双极型）双极型RAM：存取速度高，集成度低，功耗大，成本存取速度高，集成度低，功耗大，成本 高高（2）MOS型静态型静态RAM：集成度、功耗介于双极型集成度、功耗介于双极型RAM与与 动态动态RAM之间，不需要刷新之间，不需要刷新（3）MOS型动态型动态RAM的特点：必须定时刷新，集成度高，的特点：必须定时刷新，集成度高，功耗低，价格便宜功耗低，价格便宜2ROM的分类及特点的分类及特点（1）掩膜型）掩膜型ROM：厂家写入，用户只读。厂家写入，用户只读。（2）可编程）可编程PROM：用户可编程写入一次。用户可编程写入一次。（3）紫外光擦除可编程）紫外光擦除可编程EPROM：可多次擦写，擦除须用紫可多次擦写，擦除须用紫 外光。外光。（4）电可擦除的可编程）电可擦除的可编程EEPROM：可用电信号多：可用电信号多 次擦写。次擦写。存储芯片的组成存储芯片的组成:由由存存储储矩矩阵阵、地地址址译译码码器器、读读写写控控制制器器、输输入入/输输出出控控制制、片片选控制等几部分组成。选控制等几部分组成。地址译码器存储矩阵数据缓冲器012n-101m控制逻辑CSR/Wn位地址m位数据存储芯片组成示意图 1.1.存储矩阵存储矩阵图中，图中，1024个个字排列成字排列成3232的矩阵。的矩阵。为了存取方便，为了存取方便，给它们编上号。给它们编上号。32行编号为行编号为X0、X1、X31，32列编号为列编号为Y0、Y1、Y31。这样每一个存这样每一个存储单元都有了储单元都有了一个固定的编一个固定的编号，称为地址号，称为地址。2地址译码器地址译码器将将寄存器地址所对应的二寄存器地址所对应的二进制数译成有效的行选进制数译成有效的行选信号和列选信号，从而信号和列选信号，从而选中该存储单元。选中该存储单元。采用双译码结构。采用双译码结构。行地址译码器：行地址译码器：5输入输入32输出，输入为输出，输入为A0、A1、A4，输出为输出为X0、X1、X31；列地址译码器：列地址译码器：5输入输入32输出，输入为输出，输入为A5、A6、A9，输出为输出为Y0、Y1、Y31，这样共有这样共有10条地址线条地址线。例如，输入地址码例如，输入地址码A9A8A7A6A5A4A3A2A1A0=0000000001，则则行选线行选线X11、列选线列选线Y01，选中第选中第X1行第行第Y0列的那个存储列的那个存储单元。单元。3 3、控制逻辑电路：、控制逻辑电路：、控制逻辑电路：、控制逻辑电路：主要用于选中存储器芯片，执行读写操作。主要用于选中存储器芯片，执行读写操作。主要用于选中存储器芯片，执行读写操作。主要用于选中存储器芯片，执行读写操作。片选信号片选信号片选信号片选信号用以实现芯片的选择。对于一个芯片来讲，只有当片选用以实现芯片的选择。对于一个芯片来讲，只有当片选用以实现芯片的选择。对于一个芯片来讲，只有当片选用以实现芯片的选择。对于一个芯片来讲，只有当片选信号有效时，才能对其进行读信号有效时，才能对其进行读信号有效时，才能对其进行读信号有效时，才能对其进行读/写操作。片选信号一般由写操作。片选信号一般由写操作。片选信号一般由写操作。片选信号一般由地址译码器的输出及一些控制信号来形成，而读地址译码器的输出及一些控制信号来形成，而读地址译码器的输出及一些控制信号来形成，而读地址译码器的输出及一些控制信号来形成，而读/写控制写控制写控制写控制电路则用来控制对芯片的读电路则用来控制对芯片的读电路则用来控制对芯片的读电路则用来控制对芯片的读/写操作。写操作。写操作。写操作。4 4、数据缓冲器：、数据缓冲器：、数据缓冲器：、数据缓冲器：寄存来自寄存来自寄存来自寄存来自CPUCPU的写入数据或从存储体内读出的数据。的写入数据或从存储体内读出的数据。的写入数据或从存储体内读出的数据。的写入数据或从存储体内读出的数据。4.2存储器接口技术存储器接口技术连接时需注意的问题：nCPU总线的带负载能力nCPU时序与存储器存取速度之间的配合n存储器组织、地址分配4.4CPU与存储器的连接与存储器的连接4.2.1存储器的层次结构存储器的层次结构n主存主存辅存层次辅存层次n目的目的：较好地解决了存储器的大容量要求和低：较好地解决了存储器的大容量要求和低n成本之间的矛盾。成本之间的矛盾。n 根据主存、辅存的特点，可以把根据主存、辅存的特点，可以把CPU所需所需n的现行程序和数据存放在存取速度快、容量有的现行程序和数据存放在存取速度快、容量有n限的主存中，供限的主存中，供CPU直接使用，主存必须具有直接使用，主存必须具有n与与CPU相匹配的工作速度才能保证整个计算机相匹配的工作速度才能保证整个计算机n运算速度的提高。一般前述的运算速度的提高。一般前述的MOS存储器（特存储器（特n别是别是DRAM）无论从速度、容量、每位价格上）无论从速度、容量、每位价格上n均可满足要求。均可满足要求。主存辅存构成的存储层次。从整个层次的整体上看，它具有接近主存的存取速度，又有辅存的容量和接近于辅存的每位平均价格。较好地解决了大容量和低成本的矛盾。辅存只与主存交换信息，CPU不直接访问辅存，因此，允许辅存的速度慢一些。nCACHE主存层次主存层次n目的目的：弥合弥合CPU与主存间在速度上的差异，与主存间在速度上的差异，n较好地解决了速度和成本之间的矛盾。较好地解决了速度和成本之间的矛盾。n 当今微处理器的主频已经相当高，如果当今微处理器的主频已经相当高，如果n访问存储器时插入等待周期，这实际上是降访问存储器时插入等待周期，这实际上是降n低低CPU的工作速度。因此一个有效的解决办的工作速度。因此一个有效的解决办n法应运而生：在法应运而生：在CPU和主存储器之间增设了和主存储器之间增设了n一级或两级高速小容量存储器，称之为高速一级或两级高速小容量存储器，称之为高速n缓冲存储器，简称缓冲存储器，简称Cache。n 高速缓冲存储器的存取速度要比主存快一个数高速缓冲存储器的存取速度要比主存快一个数n量级，大体与量级，大体与CPU的处理速度相当。的处理速度相当。Cache中存放中存放n着主存的一部分副本，可被着主存的一部分副本，可被CPU直接访问，是解决直接访问，是解决n计算机系统速度瓶颈的切实可行的办法。从计算机系统速度瓶颈的切实可行的办法。从CPU的的n角度看，角度看，Cache主存层次具有接近主存层次具有接近Cache的速的速n度、主存的容量和接近主存的每位平均价格，因度、主存的容量和接近主存的每位平均价格，因n此，较好地解决了速度和成本之间的矛盾。在这个此，较好地解决了速度和成本之间的矛盾。在这个n层次中，不仅具有层次中，不仅具有CPUCache主存的数据通主存的数据通n路，还有路，还有CPU主存的直接通路。具有这个存储层主存的直接通路。具有这个存储层n次的计算机，必须事先把次的计算机，必须事先把CPU在某一小段时间所要在某一小段时间所要n执行的程序从主存调入执行的程序从主存调入Cache中，当中，当CPU要执行这要执行这n些程序时，就直接在些程序时，就直接在Cache中取存，因此，大大提中取存，因此，大大提n高了高了CPU的执行速度。的执行速度。在现代计算机中，大多数系统都同时采用上在现代计算机中，大多数系统都同时采用上述两级存储层次，从而构成了高速缓存述两级存储层次，从而构成了高速缓存主存主存辅存三级存储层次的典型结构，实质上是主辅存三级存储层次的典型结构，实质上是主存存辅存和辅存和Cache主存两个两级结构。主存两个两级结构。中央处理器主存外存快存CPUM1M2M3三级存储器的结构示意图4.2.2存储器的译码存储器的译码译码的意义及译码电路译码的意义及译码电路通过译码控制，使得只有通过译码控制，使得只有CPU发出的访问地址属于存储器芯片的地发出的访问地址属于存储器芯片的地址范围时，它才能被选中。关于译码电路的实现，可用门电路实现、址范围时，它才能被选中。关于译码电路的实现，可用门电路实现、译码器实现。译码器实现。1译码的方法译码的方法(1)线选法线选法这种译码方法是直接用这种译码方法是直接用CPU地址总线中某一根高位线作为存储器地址总线中某一根高位线作为存储器芯片的片选信号。线选法有硬件电路简单的优点，但存在严重的地址芯片的片选信号。线选法有硬件电路简单的优点，但存在严重的地址空间重叠问题。空间重叠问题。线选法占用地址情况图线选法占用地址情况图(2)全译码法全译码法全译码法将未用的全译码法将未用的CPU高位地址全部作为译码器的输入，再用译高位地址全部作为译码器的输入，再用译码器的输出作为片选信号。码器的输出作为片选信号。全译码法的优点是不会产生地址重叠，全译码法的优点是不会产生地址重叠，缺点是译码电路比线选法复杂。缺点是译码电路比线选法复杂。(3)部分译码法部分译码法这种方法介于线选法和全译码法之间，它将未用到的这种方法介于线选法和全译码法之间，它将未用到的CPU高端地址高端地址线的一部分参加译码，以生成对存储器芯片的片选信号。线的一部分参加译码，以生成对存储器芯片的片选信号。下图下图是部分是部分译码法的一个简单示例。译码法的一个简单示例。2、地址译码电路的设计、地址译码电路的设计存储器地址译码电路的设计一般遵循如下存储器地址译码电路的设计一般遵循如下步骤：步骤：根据系统中实际存储器容量，确定存储器根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置；在整个寻址空间中的位置；根据所选用存储芯片的容量，画出地址分根据所选用存储芯片的容量，画出地址分配图或列出地址分配表；配图或列出地址分配表；根据地址分配图或分配表确定译码方法并根据地址分配图或分配表确定译码方法并画出相应的地址位图；画出相应的地址位图；选用合适器件，画出译码电路图。选用合适器件，画出译码电路图。例例例例1 1：某微机系统地址总线为某微机系统地址总线为某微机系统地址总线为某微机系统地址总线为1616位，实际存储器容量为位，实际存储器容量为位，实际存储器容量为位，实际存储器容量为16KB16KB，ROMROM区和区和区和区和RAMRAM区各占区各占区各占区各占8KB8KB。其中。其中。其中。其中,ROM,ROM采采采采用用用用2KB2KB的的的的EPROM,RAMEPROM,RAM采用采用采用采用1KB1KB的的的的RAM,RAM,试设计译试设计译试设计译试设计译码电路码电路码电路码电路.设计的一般步骤设计的一般步骤设计的一般步骤设计的一般步骤:该系统的寻址空间最大为该系统的寻址空间最大为该系统的寻址空间最大为该系统的寻址空间最大为64KB64KB，假定实际存储，假定实际存储，假定实际存储，假定实际存储器占用最低器占用最低器占用最低器占用最低16KB16KB的存储空间，即地址为的存储空间，即地址为的存储空间，即地址为的存储空间，即地址为0000H3FFFH0000H3FFFH。其中。其中。其中。其中0000H1FFFH0000H1FFFH为为为为EPROMEPROM区，区，区，区，2000H3FFFH2000H3FFFH为为为为RAMRAM区。区。区。区。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM区RAM区图4.8 地址分配图 根据所采用的存储芯根据所采用的存储芯根据所采用的存储芯根据所采用的存储芯片容量，可画出地址分配片容量，可画出地址分配片容量，可画出地址分配片容量，可画出地址分配图如图如图如图如4.84.84.84.8所示；地址分配所示；地址分配所示；地址分配所示；地址分配表如表表如表表如表表如表4.94.94.94.9（教材）所示。（教材）所示。（教材）所示。（教材）所示。确定译码方法并画出确定译码方法并画出确定译码方法并画出确定译码方法并画出相应的地址位图。相应的地址位图。相应的地址位图。相应的地址位图。根据地址位图，可考根据地址位图，可考根据地址位图，可考根据地址位图，可考虑用虑用虑用虑用3-83-83-83-8译码器完成一次译码器完成一次译码器完成一次译码器完成一次译码，用适当逻辑门完成译码，用适当逻辑门完成译码，用适当逻辑门完成译码，用适当逻辑门完成二次译码。二次译码。二次译码。二次译码。三、存储器与控制总线、数据总线的连接三、存储器与控制总线、数据总线的连接三、存储器与控制总线、数据总线的连接三、存储器与控制总线、数据总线的连接1.1.1.1.存储器与控制总线的连接存储器与控制总线的连接存储器与控制总线的连接存储器与控制总线的连接A.A.A.A.ROMROMROMROM的的的的CSCSCSCS信号信号信号信号B.B.B.B.B.RAMB.RAMB.RAMB.RAM的的的的CS,OE(RD),WE(WR)CS,OE(RD),WE(WR)CS,OE(RD),WE(WR)CS,OE(RD),WE(WR)信号信号信号信号;2.2.2.2.存储器与数据总线的连接存储器与数据总线的连接存储器与数据总线的连接存储器与数据总线的连接D D0 0DD7 7,DD0 0DD15154.3 主存储器接口主存储器接口一、一、一、一、EPROMEPROM与与与与CPUCPU的接口的接口的接口的接口 目前广泛使用的典型目前广泛使用的典型目前广泛使用的典型目前广泛使用的典型EPROMEPROM芯片有芯片有芯片有芯片有IntelIntel公司生产公司生产公司生产公司生产的的的的27162716、27322732、27642764、2712827128、2725627256、2751227512等等等等;分分分分别有别有别有别有27,28,2927,28,29系列系列系列系列;其容量分别为其容量分别为其容量分别为其容量分别为2K82K8位至位至位至位至64K8,512K864K8,512K8位位位位;封装形式封装形式封装形式封装形式:前两种为前两种为前两种为前两种为2424脚双列可直插式封装，后几脚双列可直插式封装，后几脚双列可直插式封装，后几脚双列可直插式封装，后几种为种为种为种为2828脚双列直插式封装。另外有贴片封装脚双列直插式封装。另外有贴片封装脚双列直插式封装。另外有贴片封装脚双列直插式封装。另外有贴片封装.1241213A7A1A0O0O1O3GNDVCCA8A9VPPOEA10O3O7CE/PGM图4.11 Intel 2716芯片引脚排列图 1.1.芯片特性芯片特性 Intel2716:Intel2716:Intel2716:Intel2716:容量为容量为容量为容量为16K16K16K16K（2K2K2K2K 8 8 8 8位位位位););););存取时间存取时间存取时间存取时间:约约约约450ns;450ns;450ns;450ns;单一的单一的单一的单一的+5V+5V+5V+5V电源。电源。电源。电源。2.接口方法接口方法Intel2716芯片与芯片与8位位CPU的连接方法如下：的连接方法如下：低位地址线、数据线直接相连；低位地址线、数据线直接相连；工作电源工作电源VCC直接与直接与+5V电源相连，编程电电源相连，编程电源通常由开关控制；源通常由开关控制；CE和和OE信号分别由信号分别由CPU高位地址总线和控高位地址总线和控制总线译码后产生，通常采用图制总线译码后产生，通常采用图4.12所示所示的的3种方法。种方法。图4.12 Intel 2716芯片与CPU的连接方法A0A10译码器A11A151A0A102716CEM 访问RDOEDOUT（a）A0A10译码器A11A15A0A102716CEOE1M 访问RDDOUT（b）A0A10译码器A11A15A0A102716CEM 访问RDOEDOUT（c）3.3.接口举例接口举例接口举例接口举例（1 1）要求）要求）要求）要求用用用用2716EPROM2716EPROM芯片为某芯片为某芯片为某芯片为某8 8位微处理器设计一个位微处理器设计一个位微处理器设计一个位微处理器设计一个16KB16KB的的的的ROMROM存储器。已知该微处理器地址线为存储器。已知该微处理器地址线为存储器。已知该微处理器地址线为存储器。已知该微处理器地址线为A0A0A15A15，数据线为，数据线为，数据线为，数据线为D0D0D7D7，“允许访存允许访存允许访存允许访存”控制控制控制控制信号为信号为信号为信号为MM，读出控制信号为，读出控制信号为，读出控制信号为，读出控制信号为RDRD。画出。画出。画出。画出EPROMEPROM与与与与CPUCPU的连接框图。的连接框图。的连接框图。的连接框图。（2 2）分析）分析）分析）分析(P130)(P130)（3 3）实现）实现）实现）实现(P130,(P130,图图图图4.13)4.13)74LS138G2A G2BG1D0 D7A0 A10Y0CPUA11 A13MO0 O72716(2)OE CEO0 O72716(1)OE CEO0 O72716(3)OE CE+5V+25VVPPVCC+5VGNDRDY1Y7+5V图4.13 EPROM与CPU连接框图2k2k二、二、二、二、SRAMSRAM与与与与CPUCPU的接口的接口的接口的接口常用的常用的常用的常用的SRAMSRAM芯片有芯片有芯片有芯片有:IntelIntel公司生产的公司生产的公司生产的公司生产的21142114、21282128、61166116、62646264、6225662256等。等。等。等。容量容量容量容量:1K4,1K8,2K8,8K8,512K8:1K4,1K8,2K8,8K8,512K8现以现以现以现以21142114芯片为例对芯片为例对芯片为例对芯片为例对SRAMSRAM的芯片特性和接口方法的芯片特性和接口方法的芯片特性和接口方法的芯片特性和接口方法进行介绍。进行介绍。进行介绍。进行介绍。1.1.1.1.芯片特性芯片特性芯片特性芯片特性 Intel2114Intel2114是一种存储容量为是一种存储容量为是一种存储容量为是一种存储容量为1K1K1K1K 4 4 4 4位，存位，存位，存位，存取时间最大为取时间最大为取时间最大为取时间最大为450ns450ns450ns450ns的的的的SRAMSRAMSRAMSRAM芯片。如下图：芯片。如下图：芯片。如下图：芯片。如下图：2.2.2.2.接口方法接口方法接口方法接口方法 (P131)(P131)(P131)(P131)3.3.3.3.接口举例接口举例接口举例接口举例 (P132)(P132)(P132)(P132)A5A0A2A1CS-1921141810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE-符符 号号引脚名引脚名 A0A9地址输入地址输入 I/01I/04数据输入数据输入/输出输出 CS-片选片选 WE-写写允许允许VCC、GND电源、地电源、地n采用采用18引脚封装，其容量为引脚封装，其容量为1K4位，位，+5V电源。电源。n主要引脚有：主要引脚有：10根地址线（根地址线（A9A0），），4根数据线（根数据线（I/O4I/O1），写允许信号和选片信号。），写允许信号和选片信号。Intel 2114 SRAM n其内部结构如右图所示，主要包括存储矩阵、地其内部结构如右图所示，主要包括存储矩阵、地址译码器、址译码器、I/O 控制电路、片选及读控制电路、片选及读/写控制电路写控制电路等组成。等组成。n存储矩阵是数据存储主体，存储矩阵是数据存储主体，Intel 2114内部共有内部共有 4096个存储电路，排成个存储电路，排成 6464 的短阵形式。的短阵形式。n地址译码器的输入为地址译码器的输入为10根线，采用两级译码方式，根线，采用两级译码方式，其中其中6根用于行译码，根用于行译码，4根用于列译码。根用于列译码。I/O 控制控制电路分为输入数据控制电路和列电路分为输入数据控制电路和列I/O电路，用于对电路，用于对信息的输入输出进行缓冲和控制。信息的输入输出进行缓冲和控制。n片选及读片选及读/写控制电路用于实现对芯片的选择及读写控制电路用于实现对芯片的选择及读写控制。写控制。n当器件要进行读操作时，首先输入要读出单元的地址码（A0A9），并使WE 1，则所选存储单元内容（4位）就会通过三态输出缓冲器，送到数据输入输出引脚（I/O0I/O3）上。n当器件要进行写操作时，在I/O0I/O3端输入要写入的数据，在A0A9加载地址码，使控制信号WE 0，则会完成一次写入操作。2114 读写操作读写操作NCCINWERASRASA0A1A2ADD182164DRAM169VSSCASDOUTA6A3A4A5A7引脚排列图 三、三、三、三、DRAMDRAM与与与与CPUCPU的接口的接口的接口的接口 1.1.1.1.芯片特性芯片特性芯片特性芯片特性 Intel2164Intel2164是一种存储容是一种存储容是一种存储容是一种存储容 量为量为量为量为64K64K64K64K 1 1 1 1位、最大存位、最大存位、最大存位、最大存 取时间为取时间为取时间为取时间为200ns200ns200ns200ns、刷新、刷新、刷新、刷新 时间间隔为时间间隔为时间间隔为时间间隔为2ms2ms2ms2ms的的的的DRAMDRAMDRAMDRAM 芯片。芯片。芯片。芯片。2.2.接口方法接口方法接口方法接口方法 DRAMDRAM控制器一般由如下部分组成：控制器一般由如下部分组成：控制器一般由如下部分组成：控制器一般由如下部分组成：地址多路开关：地址多路开关：地址多路开关：地址多路开关：由于要向由于要向由于要向由于要向DRAMDRAM芯片分时送出行地址和列地址，芯片分时送出行地址和列地址，芯片分时送出行地址和列地址，芯片分时送出行地址和列地址，所以必须具有多路开关，把来自所以必须具有多路开关，把来自所以必须具有多路开关，把来自所以必须具有多路开关，把来自CPUCPU的地址变成的地址变成的地址变成的地址变成 行地址和列地址分两次送出。行地址和列地址分两次送出。行地址和列地址分两次送出。行地址和列地址分两次送出。刷新定时器：刷新定时器：刷新定时器：刷新定时器：用来定时提供刷新请求。用来定时提供刷新请求。用来定时提供刷新请求。用来定时提供刷新请求。刷新地址计数器：刷新地址计数器：刷新地址计数器：刷新地址计数器：提供刷新的地址，每刷新一行，计数器自动加提供刷新的地址，每刷新一行，计数器自动加提供刷新的地址，每刷新一行，计数器自动加提供刷新的地址，每刷新一行，计数器自动加1 1，全部行，全部行，全部行，全部行刷新一遍后自动归零，重复刷新过程刷新一遍后自动归零，重复刷新过程刷新一遍后自动归零，重复刷新过程刷新一遍后自动归零，重复刷新过程。仲裁电路：仲裁电路：仲裁电路：仲裁电路：当来自当来自当来自当来自CPUCPU的访问存储器请求和来自刷新定时器的的访问存储器请求和来自刷新定时器的的访问存储器请求和来自刷新定时器的的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。刷新请求同时产生时，对二者的优先权进行裁定。刷新请求同时产生时，对二者的优先权进行裁定。刷新请求同时产生时，对二者的优先权进行裁定。时序发生器：时序发生器：时序发生器：时序发生器：提供行地址选通信号提供行地址选通信号提供行地址选通信号提供行地址选通信号RASRAS、列、列、列、列地址选通信号地址选通信号地址选通信号地址选通信号CASCAS和和和和写允许信号写允许信号写允许信号写允许信号WE-WE-，以满足对存储器进行访问及对芯片以满足对存储器进行访问及对芯片以满足对存储器进行访问及对芯片以满足对存储器进行访问及对芯片进行刷新的要求。其逻辑框图进行刷新的要求。其逻辑框图进行刷新的要求。其逻辑框图进行刷新的要求。其逻辑框图6.176.17所示。所示。所示。所示。CPU刷刷新新定定时时器器仲裁仲裁电路电路定定时时发生器发生器刷新地址刷新地址计数器计数器地址地址多路开关多路开关DRAM读读/写写地址总线地址总线地址地址RASCASWR图图4.17DRAM控制的逻辑框图控制的逻辑框图AL0AL7地址锁存AH0AH7多路转换器地址锁存再生计数器多路转换器列地址行地址OUT0OUT7例如：例如：例如：例如：DRAMDRAM控制器控制器控制器控制器82038203是一种为是一种为是一种为是一种为80X86 CPU 80X86 CPU 系统支系统支系统支系统支持持持持DRAMDRAM而设计的接口芯片。它向而设计的接口芯片。它向而设计的接口芯片。它向而设计的接口芯片。它向21642164等等等等DRAMDRAM芯片提供全部必需的接口信号，其基本功能如下：芯片提供全部必需的接口信号，其基本功能如下：芯片提供全部必需的接口信号，其基本功能如下：芯片提供全部必需的接口信号，其基本功能如下：同步RD/S1WRPCS锁存再生定时器同步裁决器时序发生器REFRQ/ALEOSCX0/OP2X1/CLKB0B1/OP1RAS0RAS1RAS2RAS3CASWESACKXACKCAS图6.18 8203芯片内部结构框3 设计举例设计举例（1）要求）要求 某微机系统某微机系统CPUCPU为为80868086且工作方式在最大方式。且工作方式在最大方式。试用试用2164DRAM2164DRAM芯片为该系统配置一个芯片为该系统配置一个256KB256KB的的存储器，其地址空间为存储器，其地址空间为00000H00000H3FFFFH3FFFFH。（2）分析分析(P131)（3）实现实现(P132)4.44.4 高速缓冲存储器接口高速缓冲存储器接口 思路思路:在引入高速缓冲存储器的系统中，在引入高速缓冲存储器的系统中，内存由两级存储构成。一级是采用高速静内存由两级存储构成。一级是采用高速静态态RAMRAM芯片组成的小容量存储器，即芯片组成的小容量存储器，即CacheCache；另一级是用廉价的动态另一级是用廉价的动态RAMRAM芯片组成的芯片组成的大容量主存储器。大容量主存储器。程序运行的所有信息存放在主存储器内，而高速缓程序运行的所有信息存放在主存储器内，而高速缓冲存储器中存放的是当前使用最多的程序代码和数冲存储器中存放的是当前使用最多的程序代码和数据，即主存中部分内容的副本。据，即主存中部分内容的副本。CPU访问存储器时，访问存储器时，首先在首先在Cache中寻找，若寻找成功，通常称为中寻找，若寻找成功，通常称为“命中命中”，则直接对，则直接对Cache操作；若寻找失败，则对主存储操作；若寻找失败，则对主存储器进行操作，并将有关内容置入器进行操作，并将有关内容置入Cache。引入引入Cache是存储器速度与价格折衷的最佳方法。是存储器速度与价格折衷的最佳方法。CPU地址索引机构置换控制器高速缓冲存储器主存段（页）地址高位地址低位地址地址总线数据总线图6.21 Cache结构框图 图中高速缓冲存储器用于存入要访问的内容，图中高速缓冲存储器用于存入要访问的内容，即当前访问最多程序代码和数据；即当前访问最多程序代码和数据；地址索引机构中存放着与高速缓冲存储器内地址索引机构中存放着与高速缓冲存储器内容相关的高位地址，当访问高速缓冲存储器命容相关的高位地址，当访问高速缓冲存储器命中时，用来和地址总线上的低位地址一起形成中时，用来和地址总线上的低位地址一起形成访问缓冲存储器地址；访问缓冲存储器地址；而置换控制器则按照一定的置换算法控制高速而置换控制器则按照一定的置换算法控制高速缓冲存储器中内容的更新。缓冲存储器中内容的更新。一、地址映象方式一、地址映象方式一、地址映象方式一、地址映象方式1.1.全相联映象方式全相联映象方式全相联映象方式全相联映象方式 从主存中将信息调入缓冲存储器通常是以从主存中将信息调入缓冲存储器通常是以从主存中将信息调入缓冲存储器通常是以从主存中将信息调入缓冲存储器通常是以“页页页页”为单位进行的。为了准确寻址，必须将调入页的为单位进行的。为了准确寻址，必须将调入页的为单位进行的。为了准确寻址，必须将调入页的为单位进行的。为了准确寻址，必须将调入页的页地址编码全部存入地址索引机构中。页地址编码全部存入地址索引机构中。页地址编码全部存入地址索引机构中。页地址编码全部存入地址索引机构中。例如：例如：例如：例如：假定缓冲存储器共假定缓冲存储器共假定缓冲存储器共假定缓冲存储器共3232，分为，分为，分为，分为128128页，每页页，每页页，每页页，每页256256个字节。主存地址为个字节。主存地址为个字节。主存地址为个字节。主存地址为2424位，寻址空间为位，寻址空间为位，寻址空间为位，寻址空间为16MB16MB，也按，也按，也按，也按256256个字节为一页，共个字节为一页，共个字节为一页，共个字节为一页，共216216页。当页。当页。当页。当CPUCPU送出送出送出送出2424位地址寻址时，低位地址寻址时，低位地址寻址时，低位地址寻址时，低8 8位页内地址直接位页内地址直接位页内地址直接位页内地址直接 送高速缓冲存储器，高送高速缓冲存储器，高送高速缓冲存储器，高送高速缓冲存储器，高1616位地址作为页号编码送到位地址作为页号编码送到位地址作为页号编码送到位地址作为页号编码送到地址索引机构与调入页的各编码相比较。地址索引机构与调入页的各编码相比较。地址索引机构与调入页的各编码相比较。地址索引机构与调入页的各编码相比较。若比较发现有一致的编码，即命中，则索引机构将若比较发现有一致的编码，即命中，则索引机构将若比较发现有一致的编码，即命中，则索引机构将若比较发现有一致的编码，即命中，则索引机构将送出一个送出一个送出一个送出一个7 7位页地址指明这一页属于缓冲存储器中位页地址指明这一页属于缓冲存储器中位页地址指明这一页属于缓冲存储器中位页地址指明这一页属于缓冲存储器中128128页中的哪一页。由页中的哪一页。由页中的哪一页。由页中的哪一页。由7 7位页地址与位页地址与位页地址与位页地址与8 8位页内地址合位页内地址合位页内地址合位页内地址合成一个成一个成一个成一个1515位地址，选中位地址，选中位地址，选中位地址，选中32KB32KB缓冲存储器的某一存缓冲存储器的某一存缓冲存储器的某一存缓冲存储器的某一存储单元进行访问。显然，该地址索引机构中应有储单元进行访问。显然，该地址索引机构中应有储单元进行访问。显然，该地址索引机构中应有储单元进行访问。显然，该地址索引机构中应有128128个页号编码，且每个页号为个页号编码，且每个页号为个页号编码，且每个页号为个页号编码，且每个页号为1616位长。由此可见，位长。由此可见，位长。由此可见，位长。由此可见，采用该方式查找十分费时，以致由于对索引机构工采用该方式查找十分费时，以致由于对索引机构工采用该方式查找十分费时，以致由于对索引机构工采用该方式查找十分费时，以致由于对索引机构工作速度要求很快而使成本过高，故该方法实用较困作速度要求很快而使成本过高，故该方法实用较困作速度要求很快而使成本过高，故该方法实用较困作速度要求很快而使成本过高，故该方法实用较困难。难。难。难。2 2 直接映象方式直接映象方式直接映象方式直接映象方式 规定缓存中各页只接收主存中相同页号内容的副本，规定缓存中各页只接收主存中相同页号内容的副本，规定缓存中各页只接收主存中相同页号内容的副本，规定缓存中各页只接收主存中相同页号内容的副本，即不同段中页号相同的内容只有一个能复制到缓存即不同段中页号相同的内容只有一个能复制到缓存即不同段中页号相同的内容只有一个能复制到缓存即不同段中页号相同的内容只有一个能复制到缓存中去。这种映象的限制使对高速缓存的寻址变得相中去。这种映象的限制使对高速缓存的寻址变得相中去。这种映象的限制使对高速缓存的寻址变得相中去。这种映象的限制使对高速缓存的寻址变得相当简单，在地址索引机构中只要存入地址的段号即当简单，在地址索引机构中只要存入地址的段号即当简单，在地址索引机构中只要存入地址的段号即当简单，在地址索引机构中只要存入地址的段号即可。可。可。可。3 3 分组相联映象方式分组相联映象方式分组相联映象方式分组相联映象方式二、地址索引机构二、地址索引机构二、地址索引机构二、地址索引机构 索引结构一般采用按内容存取的相联存储器索引结构一般采用按内容存取的相联存储器索引结构一般采用按内容存取的相联存储器索引结构一般采用按内容存取的相联存储器（CAMCAM）实现。实现。实现。实现。三、置换控制策略三、置换控制策略三、置换控制策略三、置换控制策略 在在在在CacheCache中，选择置换策略追求的目标是获得最高中，选择置换策略追求的目标是获得最高中，选择置换策略追求的目标是获得最高中，选择置换策略追求的目标是获得最高的命中率。目前使用的策略有先进先出（的命中率。目前使用的策略有先进先出（的命中率。目前使用的策略有先进先出（的命中率。目前使用的策略有先进先出（FIFOFIFO）策略和最近最少使用（策略和最近最少使用（策略和最近最少使用（策略和最近最少使用（LRULRU）策略。策略。策略。策略。FIFO FIFO 策略选择最早装入高速缓存的页作为被置换策略选择最早装入高速缓存的页作为被置换策略选择最早装入高速缓存的页作为被置换策略选择最早装入高速缓存的页作为被置换的页。的页。的页。的页。LRU LRU 策略选择策略选择策略选择策略选择CPUCPU最近最少访问的页作为被替换最近最少访问的页作为被替换最近最少访问的页作为被替换最近最少访问的页作为被替换的页。的页。的页。的页。IntelIntel公司的公司的公司的公司的8048680486微处理器的片内微处理器的片内微处理器的片内微处理器的片内CacheCache一般在一般在一般在一般在116KB116KB之间。有些具有之间。有些具有之间。有些具有之间。有些具有RISCRISC结构的微处理器结构的微处理器结构的微处理器结构的微处理器片内片内片内片内CacheCache已达已达已达已达32KB32KB。有的微机了为提高性能，。有的微机了为提高性能，。有的微机了为提高性能，。有的微机了为提高性能，除了片内除了片内除了片内除了片内CacheCache之处，还增设一个片外的二级之处，还增设一个片外的二级之处，还增设一个片外的二级之处，还增设一个片外的二级CacheCache，其容量一般在，其容量一般在，其容量一般在，其容量一般在256KB256KB以上。以上。以上。以上。