数字集成电路中的基本模块--课件

1 6.2.4 Primary Modules in 6.2.4 Primary Modules in Combinational Logic Circuit Combinational Logic Circuit In previous chapters,we have the implementations for some primary modules in conventional CMOS logic.Now we will sum up the constructing for the primary modules in combinational logic circuit.1ppt课件课件2传输门阵列实现全加器2ppt课件课件3传输门阵列实现全加器3ppt课件课件TG Full AdderTG Full AdderSumCoutABCin4ppt课件课件第五章 数字集成电路中的基本模块5.1 组合逻辑电路组合逻辑电路5.2 时序逻辑电路时序逻辑电路55ppt课件课件6多路选择器和逆多路器多路选择器和逆多路器编码器和译码器编码器和译码器全加器全加器5.1 组合逻辑电路6ppt课件课件7组合逻辑电路的一般形式 布尔函数表达的布尔函数表达的组合逻辑组合逻辑电路电路一般可由一个一般可由一个多输入、单多输入、单输出输出系统来描述；系统来描述；所有所有输入变量用相对地的正逻辑节点电压输入变量用相对地的正逻辑节点电压表示，表示，输出节点接输出负载电容输出节点接输出负载电容C CL L;V1V2VnVddCLVoutCombinational Logic CircuitCombinational Logic:Output=f(V1,V2,Vn)7ppt课件课件8组合逻辑 IC设计的基本过程根据电路功能的要求列出电路的真值表；根据电路功能的要求列出电路的真值表；根据真值表写出每个输出变量的逻辑表达式；根据真值表写出每个输出变量的逻辑表达式；通过逻辑化简找出适当的结构形式；通过逻辑化简找出适当的结构形式；画出逻辑图和电路图；画出逻辑图和电路图；根据电路性能的要求确定每个器件的参数；根据电路性能的要求确定每个器件的参数；通过模拟验证电路的功能和性能。通过模拟验证电路的功能和性能。8ppt课件课件Review:Basic Building Blocks 1/2Datapath (数据通路运算器数据通路运算器)大多数数字大多数数字ICIC的功能可以分为以下几类的功能可以分为以下几类:Execution units(运算元件运算元件)Adder,multiplier,divider,shifter,etc.Register file and pipeline registersMultiplexers,decodersqMemory(存储元件存储元件)Caches(SRAMs),TLBs,DRAMs,buffers9ppt课件课件Review:Basic Building Blocks 2/2Control(控制逻辑控制逻辑)Finite state machines(PLA,ROM,random logic)qInterconnect(互连互连)Switches,arbiters(判别器判别器),busesqSpecific Units(专用单元专用单元)I/O,power distributer,clock generator and distributer,simulator;10ppt课件课件11Look For Systematic Logical Structures(正确的正确的,规范的规范的)11ppt课件课件12Useful Logic Forms(数值数值)12ppt课件课件13(布尔积布尔积,小项小项)13ppt课件课件14Logic Manipulation /114ppt课件课件15Logic Manipulation /215ppt课件课件16Muxes as“Lookup Tables”/1A,B,CA,B0CC1F16ppt课件课件17Muxes as“Lookup Tables”/2A,BOP0OP1OP2OP3F书表书表4.4-1书图书图4.4-13 CMOS传输门多功能传输门多功能 发生器版图发生器版图17ppt课件课件18多路选择器(Multiplexer)通过控制信号实现多个输入数据中一路的输出。通过控制信号实现多个输入数据中一路的输出。q二路数据选择器二路数据选择器q四路数据选择器四路数据选择器q控制信号数量控制信号数量i i与输入信号数量与输入信号数量m m之间满足：之间满足：18ppt课件课件ASASBSBSY19二路数据选择器的实现 1/3用用CMOSCMOS静态组合逻辑与或非门静态组合逻辑与或非门SABF书图书图5.1-55.1-519ppt课件课件21二路数据选择器的实现 2/3用用CMOSCMOS传输门传输门FFF21ppt课件课件22二路数据选择器的实现 3/3FABSSVDDSSFGND22ppt课件课件23四路数据选择器q控制信号实现四路输入数据中一路的输出；控制信号实现四路输入数据中一路的输出；q四路输入数据需要四路输入数据需要2 2个控制变量；每次只能选中一路个控制变量；每次只能选中一路且必选中一路。且必选中一路。S1 S0 F 0 0 D0 0 1 D1 1 0 D2 1 1 D3q真值表：真值表：23ppt课件课件24四路数据选择器的实现 1/3用用CMOS静态组合逻辑实现静态组合逻辑实现q问题：问题：高扇入高扇入24ppt课件课件25四路数据选择器 2/3S10S10S10用用CMOS静态组合逻辑静态组合逻辑实现：实现：Building big from small;25ppt课件课件26书图书图5.1-45.1-4AOIAOIAOI26ppt课件课件27四路数据选择器四路数据选择器 3/33/3q用用CMOS传输门传输门实现：实现：两个传输门串联可实现三个信两个传输门串联可实现三个信号的与号的与；而四个乘积项的或可用四路并联实现。；而四个乘积项的或可用四路并联实现。D3D2D1D0S1S0书图书图5.1-75.1-727ppt课件课件28逆多路选择器q控制信号实现一路输入数据的多路输出控制信号实现一路输入数据的多路输出；qm m路输出数据需要路输出数据需要 个控制变量；每次只能选中个控制变量；每次只能选中一位数据送至其中一路。一位数据送至其中一路。q由于传输门的双向导通特性，故由于传输门的双向导通特性，故将多路数据选择器将多路数据选择器的输入和输出互换的输入和输出互换则可实现逆多路选择器。则可实现逆多路选择器。28ppt课件课件29编码器(Encoder)实现不同类型代码之间的转换。实现不同类型代码之间的转换。即：把一组即：把一组m m个输入信号用一组个输入信号用一组n n位位()()二进制代码表示，且一一对应。二进制代码表示，且一一对应。29ppt课件课件30十进制数的BCD编码真值表 十进制数十进制数 In 二进制数二进制数Y3()Y2()Y1()Y0()0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 130ppt课件课件31十进制数的BCD编码电路原理图98765432131ppt课件课件32译码器(Decoder)将二进制码转换为其他类型代码。将二进制码转换为其他类型代码。根据输入的二进制代码值在一组输出中相应的一根据输入的二进制代码值在一组输出中相应的一个输出线上产生输出信号个输出线上产生输出信号。即：把一组。即：把一组n n位位()二进制代码表示为一组二进制代码表示为一组m m个输入信号，且一一对应。个输入信号，且一一对应。Decodes inputs to activate one of many outputsq二进制变量译码器（完全译码器）二进制变量译码器（完全译码器）当输入一个当输入一个n n位二进制变量时，在位二进制变量时，在m m个输出线中只个输出线中只有一个是高电平（或低电平），有一个是高电平（或低电平），。二进制变量译码器可以作为二进制变量译码器可以作为VLSIVLSI中的一个功能部中的一个功能部件（如存储器中的地址译码器），也可以作为单独件（如存储器中的地址译码器），也可以作为单独的集成电路产品（的集成电路产品（2 24 4译码器、译码器、3 38 8译码器等）。译码器等）。32ppt课件课件3324译码器S0S1EnableOut0=!In1&!In0Out1=!In1&In0Out2=In1&!In0Out3=In1&In02x4 输入输入S1 S0 输出输出Out0 Out1 Out2 Out3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 133ppt课件课件34静态CMOS逻辑门实现2-4译码器two inverters,four 2-input nand gates,four inverters plus enable logic与非门实现电路与非门实现电路或非门实现电路或非门实现电路34ppt课件课件3538译码器 输入输入 x2 x1 x0 输出输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1x0 x2EnableY0=!x2&!x1&!x03x8x1Y1=!x2&!x1&x0Y2=!x2&x1&!x0Y3=!x2&x1&x035ppt课件课件36静态CMOS逻辑门实现3-8译码器或非门实现电路或非门实现电路 输入输入 x2 x1 x0 输出输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 136ppt课件课件Dynamic DecodersPrecharge devicesVDDf fGNDWL3WL2WL1WL0A0A0GNDA1A12-input NOR decoderf fWL3A0A0A1A1WL2WL1WL0VDDVDDVDDVDD2-input NAND decoder 存储器中的地址译码器是用很多个门构成的阵列。存储器中的地址译码器是用很多个门构成的阵列。为了节省芯片面积，一般不用常规的静态为了节省芯片面积，一般不用常规的静态CMOS逻辑逻辑门，而是采用门，而是采用类类NMOS或或动态电路动态电路的形式。的形式。39ppt课件课件Dynamic NOR DecoderVddGNDGNDA0!A0A1!A1B0B1B2B3precharge1111on on on on0 1 0 10 1 0 0 0 140ppt课件课件41动态NOR译码器特点Dynamic 2-to-4 NOR decoder precharge all outputs high,then GND inactive outputs-active“high”output signalsqNote that signal goes through at most one fet(so constant propagation delay(in theory)some output wires have two parallel paths to GNDqAlso note,that the capacitance of the output wires goes linearly with the decoder size(linear grow in fet diffusion capacitance)41ppt课件课件Dynamic NAND DecoderGNDA0!A0A1!A1B3prechargeB2B1B00 1 0 1onon11110 1 1 1 1 042ppt课件课件43动态NAND译码器特点Dynamic 2-to-4 NAND decoder precharge all outputs high,then discharge active output-active“low”output signalsqMust ensure that all input signals are low during precharge else Vdd and GND connected!qNote that the number of fets goes linearly with the decoder size 2-to-4 has two fets in series,3-to-8 has 3 fets in series,etc.-so will be slower than the NOR implementation if the gate capacitance dominates diffusion capacitance43ppt课件课件Building Big Decoders from Small1x2A4enable A3A22x42x4A1A02x42x4.0 0 0 0 11 0 1Active low enable Active low output46ppt课件课件Full AdderABCCoutS00000001010100101110100011011011010111111-bit Full Adder(FA)ABSCinCoutq当当A,B,C中只有奇数个输入为中只有奇数个输入为”1”时，全加器的和时，全加器的和S输出输出“1”；且在只有一个输入且在只有一个输入“1”时，进位输出时，进位输出“0”；故：故：q当当A,B,C中有偶数个输入为中有偶数个输入为”1”或全为或全为“1”时，全加器的进位输时，全加器的进位输出出“1”；故：故：47ppt课件课件48静态CMOS逻辑实现全加器(Gate-Level Schematic)48ppt课件课件49静态CMOS逻辑实现全加器(Transistor-Level Schematic)28 transistors49ppt课件课件50静态CMOS逻辑实现全加器(A Revised Adder Circuit)24 transistors镜像对称电路50ppt课件课件The 1-bit Binary Adder1-bit Full Adder(FA)ABSCin S=A B Cin Cout =A&B|A&Cin|B&Cin (majority function)ABCinCoutScarry status00000kill00101kill01001propagate01110propagate10001propagate10110propagate11010generate11111generateCoutG=A&BP=A BK=!A&!B=P Cin=G|P&Cin51ppt课件课件FA Gate Level ImplementationsABSCoutCint1t0t2t0t1A BSCoutCint252ppt课件课件53CMOS传输门实现全加器(XOR FA)16 transistorsCoutSCinAB53ppt课件课件Review:CPL FAA!AB!BCin!Cin!SSCout!CoutA!AB!B!BBCin!CinCin!Cin20+8 transistors,dual rail beware of threshold drops54ppt课件课件55Manchester Carry Chain(CLA)G=A&B 进位产生函数进位产生函数 进位传递函数进位传递函数55ppt课件课件5656ppt课件课件57Manchester Adder Block57ppt课件课件5858ppt课件课件59Adder Layout59ppt课件课件