微电子教学课件资料

总复习第一章 概论什么是微电子学？有什么意义？晶体管发明：1947，贝尔，肖克莱等摩尔定律集成电路分类 1.数字、模拟、模数混合(按电路功能分）2.MOS,双极，BiMOS（按器件结构类型分）3.SSI,MSI,LSI,VLSI（按规模分）4.单片，混合（按结构形式分）集成电路按器件结构可分为什么类型，各有什么特点？回答以下概念（1）能带结构：导带、价带、禁带，多数载流子、少数载流子，（2）本征、n型、p型半导体（费米能级位置）（3）施主杂质、受主杂质、施主能级、受主能级（4）费米能级（6）迁移率、晶格散射、杂质散射什么叫迁移率，迁移率与温度以及掺杂浓度有什么变化关系，并说明原因？总复习第2章半导体物理 价带：价带：被电子填充的能量最高的能带被电子填充的能量最高的能带导带：导带：未被电子填充的能量最低的能带未被电子填充的能量最低的能带禁带：禁带：导带底与价带顶之间能带导带底与价带顶之间能带带隙：导带底与价带顶之间的能量差带隙：导带底与价带顶之间的能量差半导体的能带结构半导体的能带结构导导导导 带带带带价价价价 带带带带E E E Eg g g g金属导体Eg=0绝缘体Eg很大10eV以上半导体Eg适中在0.1-5eV典型半导体禁带宽度 Si 1.1 Ge 0.67 GaAs 1.43施主能级施主能级受主能级受主能级杂质能级：杂质可以使电子在其周围运动形成量子态杂质能级：杂质可以使电子在其周围运动形成量子态载流子的输运载流子的输运漂移电流漂移电流迁移率迁移率 电阻率电阻率单位电场作用下载流子获得平均速度单位电场作用下载流子获得平均速度反映了载流子在电场作用下输运能力反映了载流子在电场作用下输运能力 载载流流子子的的漂漂移移运运动动：载载流流子子在在电电场场作作用用下下的的运运动动 引引 入入 迁迁 移移 率率 的的 概概 念念 影影 响响 迁迁 移移 率率 的的 因因 素素影响迁移率的因素：影响迁移率的因素：有效质量有效质量平均弛豫时间（散射平均弛豫时间（散射体现在：温度和体现在：温度和掺杂浓度掺杂浓度半导体中载流子的散射机制：半导体中载流子的散射机制：晶格散射（晶格散射（热热 运运 动动 引引 起）起）电离杂质散射电离杂质散射散射机理晶格散射杂质散射+迁移率与掺杂浓度的关系迁移率与温度的关系总复习第2章 pn结部分（1）什么叫pn结，如何形成的 扩散，自建电场，漂移，势垒（2）pn结电流电压关系 正向反向（3）什么叫耗尽层 形成过程（4）pn结的击穿 隧道，雪崩（5）pn结的制作 扩散，离子注入 平衡pn结：无偏压下的pn结l扩散的结果形成自建电场。扩散的结果形成自建电场。空间电荷区也称作空间电荷区也称作“耗尽区耗尽区”“势垒势垒区区”空间电荷区为高阻区，因为空间电荷区为高阻区，因为缺少载流子缺少载流子平衡：扩散流漂移流，n,p区域的费米能级一致能带的弯曲，形成势垒 雪崩击穿n n由倍增效应引起的击穿。当由倍增效应引起的击穿。当PN结外加的反结外加的反向电压增加到一定数值时，空间电荷数目向电压增加到一定数值时，空间电荷数目较多，自建电场很强，使流过较多，自建电场很强，使流过PN结的少子结的少子漂移速度加快，可获得足够大的动能，它漂移速度加快，可获得足够大的动能，它们与们与PN结中的中性原子碰撞时，能把价电结中的中性原子碰撞时，能把价电子从共价建中碰撞出来，产生新的电子空子从共价建中碰撞出来，产生新的电子空穴对。穴对。n n雪崩击穿通常发生在掺杂浓度较低的雪崩击穿通常发生在掺杂浓度较低的PN结结中。中。P型n型强电场破坏共价健引起的强电场破坏共价健引起的。齐齐纳纳击击穿穿通通常常发发生生在在掺掺杂杂浓浓度度较较高高的的PN结中。结中。齐纳击穿 PN结的伏安特性 n n定量描绘定量描绘定量描绘定量描绘PNPN结两端电压和流过结的电流的关系结两端电压和流过结的电流的关系结两端电压和流过结的电流的关系结两端电压和流过结的电流的关系的曲线的曲线的曲线的曲线PNPN结的伏安特性。结的伏安特性。结的伏安特性。结的伏安特性。n n根据理论分析，根据理论分析，根据理论分析，根据理论分析，PNPN结的伏安特性方程为结的伏安特性方程为结的伏安特性方程为结的伏安特性方程为外加电压外加电压流过流过PN结结的电流的电流电子电荷量电子电荷量q=1.610-19C反向饱和电流反向饱和电流绝对温度绝对温度(K)玻耳兹曼常数玻耳兹曼常数k=1.3810-23J/K自然对数的底自然对数的底总复习第2章：双极型晶体管（1）双极型晶体管结构，特点（两种载流子工作）（2）晶体管的电流传输过程 发射结发射，基区扩散，收集区耗尽层漂移（3）电流增益：，定义，如何增大（浓度，基区宽度，扩散系数）（4）直流特性曲线：饱和区，线性区，截止区n三极管在结构上的两个特点：(1)掺掺杂杂浓浓度度：发发射射区区集集电电区区基区；基区；(2)基区必须很薄。基区必须很薄。n n内部条件内部条件:(1)掺杂浓度：发射区掺杂浓度：发射区集集 电区电区基区；基区；(2)基区必须很薄。基区必须很薄。n n外部条件外部条件:发射结正偏，集电结反偏。发射结正偏，集电结反偏。n n电路接法：共射接法。电路接法：共射接法。RbVBBVCCRciBiCbecNPNuBEuCEiEuBC+晶体管内部载流子的运动n n发射区向基区注入电子的过程发射区向基区注入电子的过程 n n电子在基区中的扩散过程电子在基区中的扩散过程n n电子被集电极收集的过程电子被集电极收集的过程 iBiCiEVCCVBBRbNPN(a)载流子运动情况载流子运动情况iBiEiCnICBOiEiBRbVBBVCCiC(b)各极电流分配情况各极电流分配情况 晶体管中的电流晶体管中的电流iEniEpiBiCnICBO 共射输出特性 niB为为固固定定值值时时，iC和和uCE之之间间的的关关系曲线称为共射输出特性，即系曲线称为共射输出特性，即(a)3AX1的输出特性的输出特性iC(mA)-uCE(V)iB=00.02mA0.04mA0.06mA0.08mA0.10mA0.12mA0.14mA0.16mA0.18mA放放大大区区截止区截止区饱和区饱和区204682026810 12晶体管的输出特性晶体管的输出特性iC(mA)uCE(V)iB=00.2mA200.4mA0.6mA0.8mA1.0mA放放大大区区饱和区饱和区100203040(b)3DG4的输出特性的输出特性510 15 20 25 30 3550总复习第2章：MOS晶体管（1）MOS型晶体管结构（2）电流方程（3）直流特性曲线 饱和区、线性区、截止区（5）增强型、耗尽型（6）双极型晶体管与MOS型的比较试说明绝缘柵型（结型）场效应管的工作原理？绝缘栅场效应管绝缘栅场效应管uGS铝铝SiO2P衬底型硅衬底型硅耗尽区耗尽区受主离子受主离子（a）uGS0时，形成空间电荷区。时，形成空间电荷区。当当uGSUT，形成导电沟道。，形成导电沟道。UT开启电压。开启电压。luGS越大，则越大，则导电沟道越宽，沟导电沟道越宽，沟道电阻越小，道电阻越小，iD越大越大。工作原理工作原理l当当uGSUT 时，时，uDS0 iD有有电流。电流。当当uDS较小时，较小时，uGD=uGS-uDS UT，沟道各处宽度基本不变，沟道各处宽度基本不变电阻不电阻不变变 iD与与uDS线性关系。线性关系。l当当uGS0 iD=0l漏源电压漏源电压uDS对漏极电流对漏极电流i iD的影响的影响工作原理工作原理uDS uGD d处变窄，处变窄，s处不变处不变电阻电阻 iD与与uDS非非线性关系。线性关系。当当uGD=UT时时d处沟道消失处沟道消失 预夹断。预夹断。uDS uGDUT 夹断区夹断区向向s处扩展处扩展 uDS几乎全部几乎全部降到夹断区降到夹断区 iD基本不变。基本不变。工作原理工作原理 N沟道增强型沟道增强型MOS管的特性曲线管的特性曲线iD=f(uDS)uGS=常数常数 输出特性输出特性uDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型沟道增强型MOS管的特性曲线管的特性曲线2.5截止区：截止区：输出特性输出特性可变电阻区可变电阻区：特点：特点：若若uGS不变，不变，iDuDS 线性关系（电阻线性关系（电阻值不变）；值不变）；若若uGS不同，斜率也不同不同，斜率也不同（电阻不同）。（电阻不同）。所以，可变电阻区是所以，可变电阻区是受受uGS控制的压控电控制的压控电阻。阻。uDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型沟道增强型MOS管的特性曲线管的特性曲线2.5输出特性输出特性饱和区（恒流区）：饱和区（恒流区）：特点：特点：出现了夹断。出现了夹断。uGS不变，若不变，若uDS 增加，增加，iD几几乎不变乎不变（恒流）；（恒流）；uDS 不变，若不变，若uGS变化，变化，iD也也变化（变化（uGS控制控制iD）。）。定义一参数定义一参数跨导跨导gmuDS(V)iD(mA)0481224135633.544.5uGS=5VN沟道增强型沟道增强型MOS管的特性曲线管的特性曲线2.5l栅源电压对沟道的控制作用栅源电压对沟道的控制作用 在栅源间加负电压在栅源间加负电压uGS，令，令uDS=0 当当uGS=0时，为平衡时，为平衡PN结，导电沟道最宽。结，导电沟道最宽。当当uGS时，时，PN结反偏，形成耗尽层，导电沟道变窄，沟结反偏，形成耗尽层，导电沟道变窄，沟道电阻增大。道电阻增大。当当uGS增加到一定值增加到一定值Up时时，沟道会完全合拢，沟道会完全合拢。结型场效应管结型场效应管l漏源电压对沟道的控制作用漏源电压对沟道的控制作用在漏源间加电压在漏源间加电压uDS 当当uDS=0时，时，iD=0。uDSiD 靠近漏极处的耗尽层加宽，呈楔形分布。靠近漏极处的耗尽层加宽，呈楔形分布。当当uDS，uGD=uG S-uDS=UP时，在靠漏极处夹断时，在靠漏极处夹断预夹断。预夹断。uDS再再，预夹断点下移。，预夹断点下移。预夹断前，预夹断前，uDSiD。预夹断后，。预夹断后，uDSiD 几乎不变。几乎不变。结型场效应管结型场效应管结型场效应管的特性曲线结型场效应管的特性曲线uDS(V)iD(mA)048125-4-3-2-1uGS=0V输出特性曲线输出特性曲线-516-uGS（V）1234转移特性曲线转移特性曲线8IDSS4627813462781350567iD(mA)总复习第3章：IC原理CMOS倒向器，与非门，或非门的构造。CMOS集成电路的优点：Vi相对VoVdd掩模版图掩模版图TTL反相器电路结构及工作原理反相器电路结构及工作原理1）TTL反相器的电路结构反相器的电路结构由三部分组成：输入级输入级：由T1、D1和电阻R1组成。中间级中间级：由T2、R2、R3组成。T2的集电极和发射极为T4、T5提供了两个相位相反的信号，所以这级又称倒相级。输出级输出级：由T4、T5、R4、D2组成。T5为反相器，T4是T5的有源负载，完成逻辑上的“非”。输入级输入级中间级中间级输出级输出级由中间级提供的两个相位相反的信号，使T4、T5总是一管导通而另一管截止的工作状态。输出电路的形式称为“推拉式输出”电路，或称“图腾输出”。+-2）工作原理）工作原理 Vcc=5V、VIH=3.4V、VIL=0.2V、VON=0.7V (1)当vi=VIL输入低电平低电平(0.2V)时，T1的发射结导通，T1基极电压VB1被钳位在 VB1=Vi+VBE1=0.2+0.7=0.9V VB1不能使T1集电结、T2、T5导通，T1集电结，T2、T5截止。由于T2的b-c结反向电阻大，T1工作在深度饱和状态。VCE10，VC2=高电平，VE2=低电平，VB1VC2VE2T4导通、T5截止，输出高电平VOH0.2V0.9V10VOH (2)当vi=VIH输入高电平(3.4V)或悬空时，VB1=VIH+VON=4.1V，因为T1的集电结、T2、T5导通的电 压是2.1V，T1的VB1被钳位在2.1V上，T1的发射结反偏。电源VCC通过R1，T1的集电结 向T2、T5提供基流，使T2导通饱和，VC2、VE2，T4截止、T5导通，输出Y为 低电平VOL。4.1V3.4V2.1V0.2V VC2VE2n n（a a）图是三输入端）图是三输入端TTLTTL与非门与非门电路形式电路形式。T T1 1的发射结的发射结正向偏置而导通，正向偏置而导通，T T2 2截止。结果将导致输出为高电平。截止。结果将导致输出为高电平。只有当全部输入端为高电平时，只有当全部输入端为高电平时，T T1 1将转入倒置放大状将转入倒置放大状态，态，T T2 2和和T T3 3均饱和，输出为低电平。均饱和，输出为低电平。(b)(b)为三输入端为三输入端TTLTTL与非门的与非门的代表符号代表符号。n n或非门电路或非门电路 双极型集成电路版图设计步骤 （1）划分隔离区 （2）元器件的版图设计 （3）元器件的布局 （4）布线 设计举例设计举例 举例说明一个举例说明一个五管单元与非门电路的设计五管单元与非门电路的设计。（1 1）决定隔离区数目决定隔离区数目 如图中虚线所示。如图中虚线所示。设计举例设计举例 （2 2）确定端头的排列及引出端数确定端头的排列及引出端数 对对所所有有的的电电路路来来说说，输输入入、输输出出、电电源源、接接地地这这些些引引出出端端是是必必须须的的。对对于于该该电电路路来来说说，这这4 4部部分分的的引引出出端端数数目目共共有有8 8个个（输输入入端端有有5 5个个）。另另外外，它它还还有有2 2个个扩扩展展端端，它它们们分分别别从从Q Q2 2的的发发射射极极和和集集电电极极引引出，要尽量排在一起。出，要尽量排在一起。（3 3）确定元件尺寸确定元件尺寸 由电路分析知，此电路中由电路分析知，此电路中Q Q2 2和和Q Q5 5饱和（且饱和（且Q Q5 5为为输出管），要通过较大的电流，所以可采用马蹄形输出管），要通过较大的电流，所以可采用马蹄形结构。结构。Q Q4 4的瞬态电流很大，所以发射极有效长度的瞬态电流很大，所以发射极有效长度也要大些。也要大些。Q Q3 3管不通过大电流，采用单基极条结管不通过大电流，采用单基极条结构就可以了。构就可以了。设计举例设计举例（4）画布局布线草图 画出此草图的目的是：大致安排一下各元件的位置。画出内连线的连接图形，使满足设计原则中对A1线的要求（如连通、无交叉等）。电路布局草图设计举例设计举例（5）绘制IC版图总图 根据布局布线草图，利用计算机辅助设计可以把IC的总图画出来。布线版图 CMOS基本门电路及版图实现基本门电路及版图实现 n nCMOSCMOS反相器反相器反相器反相器 （1 1）CMOSCMOS反相器反相器的具体电路如图所示。这是一种典型的的具体电路如图所示。这是一种典型的CMOSCMOS电路结构，它由一个电路结构，它由一个NMOSNMOS晶体管和晶体管和PMOSPMOS晶体管配晶体管配对构成，两个器件的漏极相连作为输出，栅极相连作为输对构成，两个器件的漏极相连作为输出，栅极相连作为输入。入。NMOSNMOS晶体管的衬底与它的源极相连并接地，晶体管的衬底与它的源极相连并接地，PMOSPMOS晶晶体管的衬底与它的源极相连并接电源。体管的衬底与它的源极相连并接电源。CMOS反相器反相器（2 2）CMOSCMOS物理结构的剖视图如图所示。其中物理结构的剖视图如图所示。其中n n沟道沟道晶体管是在晶体管是在p p阱区中制作的；而阱区中制作的；而P P沟道晶体管是在沟道晶体管是在n n型衬底上制作的。两个晶体管的栅极联在一起形成型衬底上制作的。两个晶体管的栅极联在一起形成输入端。输入端。CMOS基本门电路及版图实现基本门电路及版图实现n nCMOSCMOS反相器的设计反相器的设计 n nCMOSCMOS反相器的版图实现反相器的版图实现n n下图包括：下图包括：uu（a a）垂直走向）垂直走向MOSMOS管结构管结构uu（b b）水平走向）水平走向MOSMOS管结构管结构uu（c c）金属线从管子中间穿过的水平走向）金属线从管子中间穿过的水平走向MOSMOS管结构管结构uu（d d）金属线从管子上下穿过的水平走向）金属线从管子上下穿过的水平走向MOSMOS管结构管结构uu（e e）有多晶硅线穿过的垂直走向）有多晶硅线穿过的垂直走向MOSMOS管结构管结构各种形式的反向器版图各种形式的反向器版图Vi相对VoVdd掩模版图掩模版图2.5.2 MIS|2.5.2 MIS总复习第4章：工艺 氧化：光刻：扩散：离子注入：什么叫光刻？光刻工艺步骤及各步骤作用？试叙述离子注入的作用及优点？离子注入离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定 纯度高 掺杂的均匀性好温度低：小于600可以精确控制结深、剂量可以注入各种各样的元素横向扩展比扩散要小得多。可以对化合物半导体进行掺杂总复习第5章：设计（1）集成电路设计（2）5层次（系统，算法，RTL，逻辑，电路级）3个域（物理、行为、结构）,设计信息描述（3）设计流程：自顶向下。系统 逻辑 版图（4）版图设计：自下向顶。单元库，经验，EDA（5）设计规则：相对标准（），绝对（微米）(6)主要的ASIC设计方法：标准单元、门阵列、积木块、可编程逻辑器件什么叫集成电路设计？有什么特点？什么叫分层分级设计？从行为域可分哪几层？试述门阵列和标准单元设计方法的概念和它们之间的异同点？什么是集成电路设计？根据电路功能和性能的要求，在正确选择电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。设计特点(与分立电路相比)对设计正确性提出更为严格的要求 测试问题 版图设计，布局布线 分层分级设计(阶层的设计)和模块化设计 什么是分层分级设计？将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统一般来说，级别越高，抽象程度越高；级别越低，细节越具体。行为域结构域系统的分层分级物理域芯片模块宏单元标准单元掩模单元晶体管门寄存器处理器处理器电路逻辑寄存器算法级系统级系统描述 布尔方程微分方程算法描述RTL 描述VHDL 描述语言功能设计 a=b逻辑设计 电路设计 版图设计R1R2VccVinVoutGND设计信息描述 LIBRARY IEEE;-非门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY NO IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY NO；ARCHITECTURE one OF NO IS BEGIN c=a OR b;END ARCHITECTURE one;版图地VoutVinR1VccR2设计信息描述PLA基本结构基本结构“与与”矩阵矩阵“或或”矩阵矩阵X1X2XnP1PmO1O2O3Op将将“与与”矩阵或矩阵或“或或”矩阵的格点上是否有晶体管作为选择，编程出任矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的置是规则的5.4.5可编程逻辑器件设计方法（PLD方法）图68 基本PLA结构 举例：举例：尽量采用尽量采用“或非或非”门门时钟时钟2 2O O2 2O O1 1时钟时钟1 1a ab bV VDDDDV VDDDDPMOSPMOS管管 NMOSNMOS管管5.4.5可编程逻辑器件设计方法（PLD方法）时钟2O2O1时钟1abVDDVDDPMOS管可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)PAL：固固定定或或矩矩阵阵（八八个个输输入入端端即即可可满满足足逻逻辑辑组组合要求），可编与矩阵（输入项可增多）合要求），可编与矩阵（输入项可增多）结构简化、工艺简单结构简化、工艺简单 现场编程现场编程 不同输出结构选用不同的不同输出结构选用不同的PAL器件器件5.4.5可编程逻辑器件设计方法（PLD方法）图69 基本PAL结构 异步时序电路设计异步时序电路设计 .ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=NOT(Q2 OR A);END IF;END PROCESS;PRO2:PROCESS(Q1)BEGIN IF Q1EVENT AND Q1=1 THEN Q2=D;END IF;QQ=Q2;END PROCESS;图图3-9 例例3-19综合的电路综合的电路 1位二进制全加器的位二进制全加器的VHDL设计设计图图3-10半加器半加器h_adder电路图电路图图图3-11 全加器全加器f_adder电路图电路图 半加器描述和半加器描述和CASE语句语句【例】LIBRARY IEEE;-或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a；ARCHITECTURE one OF or2a IS BEGIN c=a OR b;END ARCHITECTURE fu1;【例】LIBRARY IEEE;-半加器描述(1)USE IEEE.STD_LOGIC_1164.ALL;ENTITY adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY adder;ARCHITECTURE fh1 OF adder is BEGIN so=NOT(a XOR(NOT b);co=a AND b;END ARCHITECTURE fh1;【例】LIBRARY IEEE;-半加器描述(2)USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc so=0;co so=1;co so=1;co so=0;co NULL;END CASE;END PROCESS;END ARCHITECTURE fh1;【例】.-半加器描述(3)SIGNAL abc,cso:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc=a&b ;co=cso(1);so cso cso cso csoain，b=bin，co=d，so=e);u2:h_adder PORT MAP(a=e，b=cin，co=f，so=sum);u3:or2a PORT MAP(a=d，b=f，c=cout);END ARCHITECTURE fd1;习习 题题 图图所所示示的的是是双双2 2选选1 1多多路路选选择择器器构构成成的的电电路路MUXKMUXK，对对于于其其中中MUX21AMUX21A，当当s=0s=0和和11时时，分分别别有有y=ay=a和和y=by temp temp NULL;end case;end process;process(a1,temp,s1)begin case s1 is when 0=outy outy NULL;end case;end process;end behavioral1;vLibrary ieee;use ieee.std_logic_1164.all;entity MUXK is port(a1,a2,a3,so,s1:in std_logic;outy:out std_logic);end MUXK;architecture behavioral2 of MUXK is signal temp:std_logic;begin process(a2,a3,so)begin if so=0 then temp=a2;else temp=a3;end if;end process;process(a1,temp,s1)begin if s1=0 then outy=a1;else outy=temp;end if;end process;end behavioral2;谢谢