《数字系统测试技术》PPT课件.ppt

,第11章 数字系统测试技术,11.1 数字系统测试的基本原理 11.2 逻辑分析仪 11.3 可测性设计 11.4 数据域测试的应用,11.1数字系统测试的基本原理,11.1.1 数字系统测试和数据域分析的基本概念 1 数字系统测试和数据域测试的特点 2 几个术语 3 故障模型,1 数字系统测试和数据域测试的特点,电子测试的重要领域-数据域测试 数据域测试的概念,数字系统测试中的困难 响应和激励间不是线性关系 从外部有限测试点和结果推断内部过程或状态 微机化数字系统的软件导致异常输出 系统内部事件一般不会立即在输出端表现 故障不易捕获和辨认,11.1数字系统测试的基本原理,11.1.1 数字系统测试和数据域分析的基本概念 1 数字系统测试和数据域测试的特点 2 几个术语 3 故障模型,2 几个术语,故障侦查/检测（Fault Detection）- 判断被 测电路中是否存在故障,故障定位-查明故障原因、性质和产生的位置,以上合称故障诊断，简称诊断,缺陷-构造特性的改变 失效-导致电路错误动作的缺陷 故障-缺陷引起的电路异常，缺陷的逻辑表现 缺陷和故障非一一对应，有时一个缺陷可等效 于多个故障,2 几个术语,出错/错误(Error),真速测试（AT-Speed Testing),参数测试和逻辑测试,测试主输入(Primary Input),测试主输出(Primary Output),测试图形/样式（Test Pattern） 测试矢量（Test Vectors,测试生成,故障覆盖率,11.1数字系统测试的基本原理,11.1.1 数字系统测试和数据域分析的基本概念 1 数字系统测试和数据域测试的特点 2 几个术语 3 故障模型,3 故障模型,故障的模型化与模型化故障,（1）固定型故障（Stuck Faults ）,固定1故障(stuck-at-1)，s-a-1 固定0故障(stuck-at-0)，s-a-0,（2）桥接故障（Bridge Faults ）,桥接故障:两根或多根信号线间的短接,3 故障模型,（2）桥接故障（Bridge Faults ）,（3）延迟故障（Delay Faults ）,延迟故障:电路延迟超过允许值而引起的故障 时延测试验证电路中任何通路的传输延迟不超 过系统时钟周期,3 故障模型,（4）暂态故障（Temporary Faults ）,类型：瞬态故障和间歇性故障,瞬态故障 ：电源干扰和粒子辐射等原因造成 间歇性故障：元件参数变化、接插件不可靠等造成,11.1数字系统测试的基本原理,11.1.2 组合电路测试方法简介 1 敏化通路法和D算法 2 布尔差分法,1 敏化通路法和D算法,通路（Path）和敏化通路(Sensitized Path),（1）敏化通路法,a f y 01 01 01 10 10 10,故障a fg:故障传播或前向跟踪,一致性检验或反相跟踪(Backward Trace),电路的敏化过程,1 敏化通路法和D算法,故障传播和通路敏化的条件,通路内一切与门和与非门的其余输入端均应赋于“1”值，而一切或门和或非门的其余输入端应赋于“0”值。,有扇出电路的敏化过程,1 敏化通路法和D算法,单通路敏化成功，双通路敏化失败的例子,（111）不是x2：s-a-0的测试矢量 （110）和（011）是x2：s-a-0的测试矢量,1 敏化通路法和D算法,Schneider提出的反例证明某些故障只通过一条通路不可能敏化成功，必须同时沿两条或两条以上的通路才能成功敏化,同时沿G6G9G12 和G6G10G12 敏化方可成功 G6（s-a-0）的测试:(x1x2x3x4)=(0000),1 敏化通路法和D算法,扇出对敏化通路的影响，三种情况： 单通路和多通路都产生测试矢量 仅单通路能产生测试矢量 仅多通路能产生测试矢量,小结, Schneider反例说明一维敏化不是一种算法,对一特定故障寻找敏化通路时，还应考虑同时敏 化多个单通路的可能组合-多维敏化,对于多维敏化 ，必须寻球一种真正的算法 - D算法,2 敏化通路法和D算法,（2）D算法,简化了多通路敏化法 容易用计算机实现,D ：正常电路逻辑值为1，故障电路为0的信号,D ：正常电路逻辑值为0，故障电路为1的信号, 简化表,又称电路的原始立方-简化的真值表,形成：逻辑门用它的输出顶点名称表示 门输出顶点的标号大于所有输入顶点的标号,2 敏化通路法和D算法,基本门电路的简化表,2 敏化通路法和D算法,基本门电路的简化表,2 敏化通路法和D算法,电路的简化表举例,2 敏化通路法和D算法, 传递D立方,描述正常功能块对D矢量的传递特性 表明敏化通路的敏化条件 对被测电路的一种结构描述,把元件E输入端的若干故障信号能传播至E的输出端的最小输入条件传递D立方,构造传递D立方的Roth交运算规则,2 敏化通路法和D算法,基本门电路的传递D立方, 传递D立方,2 敏化通路法和D算法,基本门电路的传递D立方, 传递D立方,2）敏化通路法和D算法,故障的原始D立方,-元件E的输出处可产生故障信号D或D的最小输入条件,区别：故障原始D立方实为激活故障的条件 故障传递D立方为传播故障信号的条件,2 敏化通路法和D算法, D交运算规则,D交运算是建立敏化通路的数学工具,通过D交运算，逐级将故障信号（D或D）从故障点敏化至可及输出端的过程叫做D驱赶（D drive）,Roth D交操作规则,2 敏化通路法和D算法, D交运算规则,对Roth D交操作规则的补充说明,符号和分别表示D交为空和未定义,如果不出现和，但出现和，则D交未定义,如果D交中只出现而不出现，则在第二个因子中，所有的D变为D，D变为D,如果D交中只出现而不出现，则DD=D，DD=D,2 敏化通路法和D算法, D交运算规则,D激活元件 -输入端有D（D）信号而输出值尚未确 定的元件,活跃矢量-D激活元件编号的集合,D驱赶的过程,将D激活元件的传递D立方同测试立方作D交运算，使元件输出D或D信号,若D交存在，本次驱赶成功，得到新的测试立方。若D交结果为空，则选择另一个传递D立方进行,如果该元件的传递D立方都被选择而D交结果为空，则从活跃矢量中另选一元件进行D驱赶,2 敏化通路法和D算法, D交运算规则,D驱赶的过程,若活跃矢量中所有元件都不能实现D交，则后退到前一活跃矢量，甚至退到最初阶段另选一个故障原始D立方重新进行,重复上述过程，直至将D或D驱赶到某主输出为止,2）敏化通路法和D算法,线确认和一致性检查,一致性检查是指在一次D驱赶成功之后，检查所获得的测试立方是否与各元件的简化表中的原始立方相一致，以便及早发现矛盾而及早返回,线确认是一致性检查的一种，是指在D驱赶全部结束后（在主输出端出现了D或D信号），对测试立方中仍未赋值的元素赋值的过程,2）敏化通路法和D算法,D算法求解组合电路的测试矢量的步骤,第一步，初始化。包括：写出被测电路的简化表； 由简化表得到传递D立方 第二步，D驱赶。用Roth D交运算完成多路敏化 第三步，进行一致性检查 第四步，形成确定的测试矢量 第五步，对故障集形成完备测试集 最后，建立故障字典,2 布尔差分法,用数学方法来研究故障的传播 优点：普遍性、完备性、严格、简洁、明晰 可以用于多输出电路及多故障的测试,对布尔函数f(x)=f(x1,x2,xn)，定义,2 布尔差分法, 对一逻辑函数f(X)，xiX, X=(x1,x2,xn)，用符号fi()表示xi=(0,1)时f(X)的值，则,有一个组合逻辑系统：f(x)=f(x1,x2,xi,xn),如果布尔表达式,成立,则表明系统内部任何一个节点xi（或主输入）上信号的逻辑值的变化能使输出端y的逻辑值作相应的变化，从而可根据y的变化来测试出xi的变化，以达到对xi故障测试的目的,2 布尔差分法,定义,为函数f相对于变量xi的一阶布尔差分,的含义：xi从xi变成xi时，f(xi)与f（xi）之间的差异量,2 布尔差分法, 侦查故障xi=s-a-1和故障xi:s-a-0的测试矢量集 分别用T1和T0表示）为,2 布尔差分法,如果h是逻辑变量X的函数，而f又是变量h和X的函数，则测试故障h：s-a-1和h：s-a-0的测试矢量集分别为,2 布尔差分法,举例：求侦查下图中故障x1:s-a-1，x1:s-a-0，h:s-a-1的测试矢量集,解：写出f的逻辑表达式,2 布尔差分法,求f相对变量x1的一阶布尔差分,侦查故障x1:s-a-1和x1:s-a-0的测试矢量集分别为,2 布尔差分法,T1=（0100，0101，0110，0111） T0=（1100，1101，1110，1111）,求f相对于变量h的布尔差分,因为fh(1)=x1x2，fh(0)=1,所以,检测故障h：s-a-1的测试矢量为,h:s-a-1的测试集为T1=（0000，1000）,11.1数字系统测试的基本原理,11.1.3 时序电路测试方法简介 1 迭接阵列 2 测试序列的产生,11.1.3 时序电路测试方法简介,引言,时序逻辑电路的测试比组合电路困难,时序电路中存在反馈，对电路的模拟、故障的侦查和定位带来困难,时序电路中， t时刻的输出响应，既取决于t时刻的输入，又取决于在此以前的输入，甚至可能与从初始状态一直到时刻t的所有输入都有关系,时序电路的存贮作用往往使电路中一个单故障相当于组合电路中的多故障，测试时序电路中一个故障不再是单个简单的测试矢量，而需要一定长度的输入矢量序列,11.1.3 时序电路测试方法简介,引言,时序时序电路的测试生成需特别考虑,既要处理逻辑相关性又要处理时序相关性,需要特别处理诸如时钟线、反馈线、状态变量线等连线,需要建立全电路正确的时序关系,采用可测试设计和内建自测试技术可显著提高时序 电路测试效率,1 迭接阵列,用于建立时序电路的组合化模型 原理：将时序电路各时段上的函数关系 空间上的函数关系 组合电路的D算法等生成测试矢量,时序电路的一般模型,1 迭接阵列,阵列单元模型,形成：把反馈线断开，把某时刻的电路展开成一个阵列单元。阵列单元的输入是主输入X(j)和现态y(j)，输出是主输出Z（j）和次态y（j+1），把1，2，k各时刻的阵列单元串接起来，就组成一个迭接阵列模型。,缺点：对大型时序电路，计算量太大,11.1数字系统测试的基本原理,11.1.3 时序电路测试方法简介 1 迭接阵列 2 测试序列的产生,2 测试序列的产生,功能测试和功能核实法测试同步时序电路,功能核实法测试同步时序电路的过程,利用同步序列或引导序列，将可能处于任何状态的时序机同步或引导到一个固定或已知的状态,利用核实序列（例如区分序列）核实状态转换功能。根据被测电路的输出来识别其初态、末态以及中间经过的诸状态，从而侦查出故障,既约同步时序电路：电路中任何两个状态均不等价,强联接时序电路：对时序机的任意两个状态，都存在一个输入序列使其从一个状态转换到另一个状态,2 测试序列的产生,（1）同步序列,-将时序电路从任意状态转换到同一个已知末态的序列,用同步树求同步序列的步骤,以系统的状态集合为树根，根据不同输入激励向下分支，得到响应状态的集合，并作如下处理：,相同的状态合并成一项,若新的状态集合与以前出现过的状态集合相同，则 停止向下分支，并对该状态集标记“”,若新的状态集仅含有一个元素，则停止操作，并对该状态标记“。”,其它情况则继续向下分支,2 测试序列的产生,求同步序列举例,树根开始到标记“。”的输入序列为同步序列Hs,一个时序电路，可能不存在同步序列，也可能存在多个同步序列,2 测试序列的产生,（2）引导序列,-将时序电路从一个未知状态“引导”到某些已知末态（可根据不同的响应序列来判定末态）的输入序列,用引导树求引导序列的步骤,从状态转换图（表）出发，将所有状态作为树根，次态集和响应输出记录在相应的树枝下,按响应，将次态集分割成次态子集，输出相同的 次态在同一个子集中，标出各子集的输出值,若每个次态子集中的元素均相同，则停止向下分支，标记为“*”，（若每个次态子集中仅包含一个元素，则停止向下分支，并标记为“。”）,其它情况，即至少有一个子集中含有不同的元素，且该子集的集合以前没有出现过，则继续向下分支,2 测试序列的产生,求引导序列举例,2 测试序列的产生,引导树,引导序列：01，11，101,2 测试序列的产生,（3）区分序列,-能够根据不同的响应序列来区分被测电路的初态和末态的输入序列,求区分序列的过程和求引导序列基本相同 一种特殊的引导序列,2 测试序列的产生,区分序列的求法,区分序列：11，101,11.1数字系统测试的基本原理,11.1.4 随机测试和穷举测试简介 1 随机测试技术 2 穷举测试技术,1 随机测试技术,（1）原理概述,确定为达到给定的故障覆盖所要求的测试长度 对所给定的测试长度，估计出能得到的故障覆盖,随机测试技术-一种非确定性的故障诊断技术，它是以随机的输入矢量作为激励，把实测的响应输出信号与由逻辑仿真的方法计算得到的正常电路输出相比较，以确定被测电路是否有故障。,伪随机测试-借助伪随机序列进行随机测试的方法, 关键问题,1 随机测试技术,（1）原理概述, 随机测试和伪随机测试的优缺点,优点：测试生成简单,缺点：一般难以保证100%的故障覆盖率，测试序列通常较长，测试的时间开销较大,1 随机测试技术,（2）伪随机序列发生器,常见的伪随机序列-m序列,产生m序列的两种电路-线性反馈移位寄存器和细 胞自动机,线性反馈移位寄存器（LFSR）,hi=1，表示接通反馈线；hi=0，表示断开反馈线,1 随机测试技术,线性反馈移位寄存器（LFSR）,反馈系数hi在二元域上定义的多项式,h(x)= xn+h1xn1+hn-1x+1,称为该线性反馈移位寄存器的特征多项式,既约多项式,本原多项式f(x)-为一既约多项式，且能整除多项 式,而不能整除任何幂次低于2n1的任何,多项式,以n次本原多项式为特征多项式的LFSR可产生周期为2n1的伪随机序列-m序列,1 随机测试技术,细胞自动机（Celluar Automata,简称CA）,CA-若干细胞组成的阵列, CA细胞的结构-存储元件+组合逻辑块,CA细胞结构,1 随机测试技术,细胞自动机,冯诺依曼邻（3-邻）-某细胞的邻仅为最靠近该细胞的左和右两细胞,零边界条件-CA阵列中最左边的细胞的左邻和最右边细胞的右邻状态设置为恒0,零边界条件一维CA,1 随机测试技术,细胞自动机,在3-邻下，第i个细胞的次态xi(t+1)由第i个细胞的现态xi(t)和它的左邻和右邻的现态xi-1(t)、xi+1(t)共同决定,3-邻下任一细胞的次态由含它本身的3个细胞共同决定，三个细胞的现态对应从（000）至（111）共8种取值，细胞Ci在8种取值下的次态由该细胞的组合逻辑块对应的组合函数决定，将每种组合函数对应一种规则，3邻下每一细胞可有28=256种规则,1 随机测试技术,细胞自动机,规则的命名（以规则90和150为例）,规则90和规则150的状态转换,规则90,规则150,1 随机测试技术,细胞自动机,规则90/150一维线性混合型CA（90/150 1-D LHCA） 可产生m序列,左至右5个细胞分别使用规则150、150、150、150和90，产生周期为31的m序列,11.1数字系统测试的基本原理,11.1.4 随机测试和穷举测试简介 1 随机测试技术 2 穷举测试技术,2 穷举测试技术,定义-一个组合电路全部输入值的集合，构成了该电路的一个完备测试集。对n输入的被测电路，用2n个不同的测试矢量去测试该电路的方法叫穷举测试方法,穷举测试方法的优点,对非冗余组合电路中的故障提供100%的覆盖率,测试生成简单,穷举测试方法的缺点-对多输入电路，测试时间过长,穷举测试法一般用于主输入不超过20的逻辑电路,穷举测试技术,2 穷举测试技术,伪穷举测试技术,伪穷举测试的基本原理-设法将电路分成若干子电路，再对每一个子电路进行穷举测试，使所需的测试矢量数N大幅度减少，即N2n（n为电路主输入）,如何对电路进行分块以尽可能减少测试矢量数目是伪穷举测试的基本问题之一,2 穷举测试技术,伪穷举测试的举例,12.1数字系统测试的基本原理,11.1.5 数据域测试系统 1 系统组成 2 数字信号激励源,1 系统组成,数据域测试系统的组成,1 系统组成,（1）数字信号源,作用和功能,为数字系统的功能测试和参数测试提供输入激励信号,产生图形宽度可编程的并行和串行数据图形,产生输出电平和数据速率可编程的任意波形,产生可由选通信号和时钟信号控制的预先规定的数据流,1 系统组成,（2）特征分析,采用特征分析技术的必要性,对各节点逐一地测试与分析使测试成本巨增,受封装的限制，从多节点观察测试响应受到限制,内测试的需要,特征分析技术-从被测电路的测试响应中提取出“特征”（Signature），通过对无故障特征和实际特征的比较进行故障的侦查和定位,1 系统组成,（2）特征分析,由LFSR构成的单输入特征分析器,若hi=0 表示连线断开，若hi=1，表示连线接通,1 系统组成,（2）特征分析,特征分析技术具有很高的检错率 当测试序列足够长时，特征分析的故障侦出率不低于,，m为用作特征分析的LFSR的长度。当m=16 时，故障侦出率高达99.998%,由LFSR构成的多输入特征分析器(MISR),1 系统组成,（2）特征分析,基于特征分析的数字系统故障诊断原理,被测电路的无故障特征或某种故障下的特征可通过电路的逻辑模拟或故障模拟获得。通过事前的模拟建立好特征-故障字典，便可用于故障诊断。,1 系统组成,（3）逻辑分析,逻辑分析用于测试和分析多个信号之间的逻辑关系 及时间关系,逻辑分析仪的特点,通道数多,存储容量大,可以多通道信号逻辑组合触发,数据处理显示功能强,11.1数字系统测试的基本原理,11.1.5 数据域测试系统 1 系统组成 2 数字信号源,2 数字信号源,（1）数字信号源的结构,2 数字信号源,（2）数据的产生,序列存储器在初始化期间写入了每个通道的数据，数据存储器的地址由地址计数器提供。在测试过程中，在每一个作用时钟沿上，计数器将地址加1,多路器可将多个并行输入位转换成串行数据流。对于低速的数字信号源，多路器可以不要，从数据的每个数输出可直接产生一个串行数据流,格式化器将数据流与时钟同步,格式化器的输出直接驱动输出放大器，放大器的输出电平可编程,11.2 逻辑分析仪,主要内容: 逻辑分析仪的特点与分类 逻辑分析仪的基本组成原理 逻辑分析仪的触发方式 逻辑分析仪的显示方式 逻辑分析仪的主要技术指标与发展趋势 逻辑分析仪的应用,11.2.1 逻辑分析仪的特点与分类,1. 逻辑分析仪的特点:,输入通道多 数据捕获能力强,具有多种灵活的触发方式 具有较大的存储深度,可以观察单次或非周期信号 显示方式丰富 能够检测毛刺,2. 逻辑分析仪的分类:,按工作特点分类: (1) 逻辑状态分析仪 (2) 逻辑定时分析仪 按结构特点分类: (1) 台式逻辑分析仪 (2) 便携式逻辑分析仪 (3) 外接式逻辑分析仪 (4) 卡式逻辑分析仪,台式逻辑分析仪,TLA 612,便携式逻辑分析仪,卡式逻辑分析仪,外接式逻辑分析仪,Agilent E9340A,11.2.2 逻辑分析仪的组成原理,逻辑分析仪的组成结构如图11-1所示，它主要包括数据捕获和数据显示两大部分。,11.2.3 逻辑分析仪的触发方式,数据流：逻辑分析仪对被测信号连续采样获得的一系列数据。,触发的含义：由一个事件来控制数据获取，即选择观察窗口的位置。 跟踪：采集并显示数据的一次过程称为一次跟踪,触发字,数据流,数据窗口,跟踪开始,观察窗口宽度： 逻辑分析仪存储深度,1 组合触发,组合触发：多通道信号的组合作为触发条件，即数据字触发。 每个通道的触发条件可为： “ 1 ” “ 0 ” “ x ” 如：8个通道的组合触发条件设为：“011010X1” 则：该8个通道中出现数据： 01101001 或01101011 时均触发,基本的 触发跟踪方式：,触发起始跟踪,触发终止跟踪,2 延迟触发,在数据流中搜索到触发字时，并不立即跟踪，而是延迟一定数量的数据后才开始或停止存储数据，它可以改变触发字与数据窗口的相对位置。,3 序列触发,多个触发字的序列作为触发条件，当数据流中按顺序出现各个触发字时才触发。,4 手动触发（随机触发）,无条件的人工强制触发，因此观察窗口在数据流中的位置是随机的。,5 限定触发,11.2.4 逻辑分析仪的显示方式,每个通道的信号用一个伪方波显示，多个通道同时显示。,1 波形显示,2 数据列表显示,将每个通道采集到的值组合成数据，按采样顺序显示。,3 反汇编显示,将数据流按照被测CPU指令系统反汇编后显示。,4 图解显示,将屏幕X，Y方向分别作为时间轴和数据轴进行显示的一种方式。它将要显示的数据通过D/A转换器变为模拟量，按照存储器中取出数据的先后顺序将转换所得的模拟量显示在屏幕上，形成一个图像的点阵。,11.2.5 逻辑分析仪的技术指标 及发展趋势,1 主要技术指标,定时分析最大速率。 状态分析最大速率。 通道数。 存储深度。 触发方式。 输入信号最小幅度。 输入门限变化范围。 毛刺捕捉能力。,2 发展趋势,分析速率、通道数、存储深度等技术指标也在不断提高 功能不断加强。 与时域测试仪器示波器的结合 ，提高混合信号分析能力 向逻辑分析系统（Logic Analyze System）方向发展。,11.2.6 逻辑分析仪的应用,1 硬件测试及故障诊断,例：ROM的指标测试,例：毛刺信号的测试,2 软件测试与分析,逻辑分析仪也可用于软件的跟踪调试，发现软硬件故障，而且通过对软件各模块的监测与效率分析还有助与软件的改进。,例：分支程序的跟踪,11.3 可测性设计, 11.3.1 概述 11.3.2 扫描设计技术 11.3.3 内建自测试技术 11.3.4 边界扫描测试技术,11.3.1 概述,可测性设计出现的背景,传统的系统设计方法的缺陷,可测性设计-在系统的设计阶段就同时考虑测试的需求，以提高系统的可测试性,可测性的量化-可测性测度,可控性（Controllability）-对电路中各节点的逻辑值控制难易程度的度量,可观性(Observability)-对故障信号进行观察或测量难易程度的度量,11.3.1 概述,可测性设计考虑的主要问题,什么样的结构容易作故障诊断,什么样的系统，测试时所用的测试矢量既数量少，产生起来又较方便,测试点和激励点设置在什么地方，设置多少，才能使测试比较方便而开销又比较少,结构可测性设计-从可测性的观点对电路的结构提出一定的规则，依据可测性设计的一般规则和基本模式来进行电路的功能设计，使得设计的电路容易测试,11.3 可测性设计,11.3.2 扫描设计技术 1 扫描通路法 2 电平灵敏扫描设计,1 扫描通路法,基本原理-将一个集成电路内所有状态存储器件串接起来，组成一个移位寄存器，使得从外部能容易地控制并直接观察这些状态存储器件中的内容,同步时序电路的一般模型,N-组合电路 Yi-状态存贮器件,对状态存储器件的控制和观测只能通过组合电路间接进行，使测试问题复杂,1 扫描通路法,扫描通路设计要保证各个时序元件可以同组合电路完全隔离开来，以便时序元件的状态可随意设置，同时保证时序元件的输入可观察,隔离开关（添加）,（添加）,11.3 可测性设计,11.3.2 扫描设计技术 1 扫描通路法 2 电平灵敏扫描设计,2 电平灵敏扫描设计,电平灵敏的概念- 一个逻辑系统，如果其稳定状态对任何输入状态改变的响应与系统中电路的延迟无关，并且，如果有两个以上输入改变，输出响应与输入改变的先后顺序也无关，系统的稳定状态只取决于各输入变化的最终稳定电平，则称这样的逻辑系统为电平灵敏的,电平灵敏设计的目的-保证电路中器件的延迟、上升和下降时间等参量对电路工作无影响,电平灵敏设计的实现-时序逻辑中的基本存贮元件必须是电平灵敏的,2 电平灵敏扫描设计,电平灵敏设计的关键元件-串行移位寄存器,L1：功能操作的状态存储器件,2 电平灵敏扫描设计,串行移位寄存器的功能操作,系统功能操作时，扫描时钟A和B置于低电平。系统时钟CLK=1时，数据D进入锁存器L1。当CLK=0时，L1锁存该数据,2 电平灵敏扫描设计,串行移位寄存器的扫描方式,扫描方式：置扫描时钟A=1，CLK=0，扫描数据（SD）进入L1，当A返回“0”时，SD数据锁存于L1。然后置扫描时钟B=1，使L1锁存的数据进入L2，当B返回“0”时，该数据锁存于L2。不允许A和B同时为1,11.3 可测性设计,11.3.3 内建自测试技术 1 概述 2 每扫描一次测试的BIST 3 每时钟一次测试的BIST 4 内建逻辑块观察及在自测试中的应用,1 概述,内建自测试(BIST)的基本原理,-将测试作为系统的一个功能，做在系统中，使系统具有自己测试自己的能力。BIST通过将测试激励和对测试响应的分析集成在被测系统或芯片中实现, BIST用于功能性测试 BIST中通常使用特征分析技术。测试结束后，通过比较被测电路的实际特征和无故障电路特征，以决定被测电路是否存在故障,基于扫描的BIST-解决时序电路的内建自测试,11.3 可测性设计,11.3.3 内建自测试技术 1 概述 2 每扫描一次测试的BIST 3 每时钟一次测试的BIST 4 内建逻辑块观察及在自测试中的应用,2 每扫描一次测试的BIST,每扫描一次测试的BIST-测试生成器提供的测试样式只有填满所有扫描寄存器才能向被测电路加载,结构（单扫描链型）,样式计数器-计数测试样式的个数以控制测试时间,位计数器-生成一个完整测试样式过程中计数移入扫描链的位数,2 每扫描一次测试的BIST,结构（多扫描链型-STUMP结构）,11.3 可测性设计,11.3.3 内建自测试技术 1 概述 2 每扫描一次测试的BIST 3 每时钟一次测试的BIST 4 内建逻辑块观察及在自测试中的应用,3 每时钟一次测试的BIST,原理-每个时钟周期完成一次测试矢量的施加和响应的捕获。被测电路的所有输出和观测点并行和MISR相连，每个时钟周期皆有测试响应送入MISR分析,11.3 可测性设计,11.3.3 内建自测试技术 1 概述 2 每扫描一次测试的BIST 3 每时钟一次测试的BIST 4 内建逻辑块观察及在自测试中的应用,4 内建逻辑块观察及在自测试中的应用,内建逻辑块观察(BILBO）-一种多功能通用电路。既可作一般的寄存器，又可作为线性反馈移位寄存器和多输入特征分析器，并具有扫描通路，从而实现内测试,4 内建逻辑块观察及在自测试中的应用,BIBLO的四种工作方式,（1）复位方式（C1=0，C2=1）,D触发器的输入都为“0”，与Zi和Qi的状态无关，复位方式将使该模块的所有触发器复位,4 内建逻辑块观察及在自测试中的应用,BIBLO的四种工作方式,（2）正常工作方式（C1=C2=1）,Di=Zi，该模块的各触发器状态取决于外界输入信号，它们均可作独立的锁存器使用，可分别写入或读出信息,4 内建逻辑块观察及在自测试中的应用,BIBLO的四种工作方式,（3）扫描测试方式（C1=C2=0）,多路器接通SDI。该模块以移位寄存器方式工作，SDI为外界输入的串行数据，SDO为串行移位数据输出,4 内建逻辑块观察及在自测试中的应用,（4）LFSR工作方式（C1=1，C2=0）,BILBO连接成反馈移位寄存器，可产生伪随机序列（Q1、Q2、Q3、Q4的初始状态不全为“0”）或进行特征分析。BILBO既可并行输入（数据可从所有或都分Z端输入），又可串行输入（采样数据从Z1输入，而Z2、Z3和Z4端保持“0”,4 内建逻辑块观察及在自测试中的应用,BILBO的使用,当测试被测电路1时，BILBO-1作为伪随机数发生器，为电路1提供测试激励，响应输出送到作为特征分析器的BILBO-2。测试完毕后，将BILBO-2置为串行扫描方式，将其中存放的特征串行地从扫描输出端送出，并与正确特征比较,4 内建逻辑块观察及在自测试中的应用,BILBO的使用,用BILBO-2作伪随机数发生器，BILBO-1作特征分析器，可测试电路2。系统正常工作时，BILBO用作触发器或移位寄存器，与电路1和电路2共同完成系统的功能操作,11.3 可测性设计,11.3.4 边界扫描测试技术 1 原理 2 边界扫描测试标准,1 原理,边界扫描测试的基本思想,在靠近器件的每一输入/输出（I/O）引脚处增加一个移位寄存器单元。在测试期间，这些寄存器单元用于控制输入引脚的状态（高或低），并读出输出引脚的状态。在功能性操作期间，这些附加的移位寄存器单元是“透明的”，不影响电路的正常工作,功能-不仅可以测试IC之间或PCB之间的连接是否正确，还可测试芯片或PCB的逻辑功能,1 原理,移位寄存器组成边界扫描通路,11.3 可测性设计,11.3.4 边界扫描测试技术 1 原理 2 边界扫描测试标准,2 边界扫描测试标准,边界扫描测试的硬件和指令,硬件,测试存取通道（TAP）,TAP控制器,指令寄存器（IR）,测试数据寄存器组（TDR）,边界扫描寄存器（BSR）,旁路寄存器（BR）,器件标志寄存器（IDR）,专用的寄存器,2 边界扫描测试标准,边界扫描测试的硬件和指令,指令,专用指令,公用指令,非必有指令,必有指令,旁路(Bypass) 指令,采样/预装载指令,外测试（EXTEST）,内测试（INTEST）,运行BIST指令,取器件标志指令,用户代码指令,组件指令,输出高阻指令,2 边界扫描测试标准,边界扫描设计的基本结构,2 边界扫描测试标准,（1）测试存取端口（TAP）,功能-为元件内的测试功能提供存取通道的通用端口,组成,测试时钟输入TCK-为测试逻辑提供时钟信号,测试模式选择输入TMS-经TAP控制器译码用来控制测试操作,测试数据输入TDI-用于向测试逻辑提供串行测试指令和测试数据， TDI端的数据是进入指令寄存器还是进入测试数据寄存器，取决于TAP控制器的状态。TDI的信号在TCK的上升沿被取样和输入,2 边界扫描测试标准,（1）测试存取端口（TAP）,组成,测试数据输出TDO-是测试指令和测试数据的串行输出端。TAP控制器的状态决定了是将指令寄存器还是数据寄存器里的数据串行地移出到TDO端。TDO数据状态的改变必须且只能发生在TCK信号的下降沿,标准还提供了一个可选用的“测试复位输入TRST*”，它为TAP控制器提供了异步初始化功能，使测试系统强制复位,2 边界扫描测试标准,（2）TAP控制器,T A P 控 制 器 状 态 转 换 图,2 边界扫描测试标准,（2）TAP控制器,测试逻辑复位（Test Logic Reset）,2 边界扫描测试标准,（2）TAP控制器,运行测试/空闲(Run Test/Idle),捕获数据寄存(Capture-DR),2 边界扫描测试标准,（2）TAP控制器,移位数据寄存(Shift-DR),2 边界扫描测试标准,（2）TAP控制器,更新数据寄存(Update-DR),2 边界扫描测试标准,（2）TAP控制器,捕获指令寄存(Capture-IR),2 边界扫描测试标准,（2）TAP控制器,移位指令寄存（Shift-IR）,2 边界扫描测试标准,（2）TAP控制器,更新指令寄存(Update-IR),2 边界扫描测试标准,（3）指令寄存器,2 边界扫描测试标准,（4）测试数据寄存器,测试数组寄存器组,旁路寄存器Bypass Register（必备）,边界扫描寄存器（Boundary Scan Register）（必备）,器件标志寄存器(Device ID)（非必备）,专门设计的测试数据寄存器（非必备）,2 边界扫描测试标准,（4）测试数据寄存器,旁路寄存器,作用,-将当前没有测试的IC的扫描链段短路起来，为在TDI和TDO间的测试数据的移动提供了最短长度的串行通路,结构,2 边界扫描测试标准,（4）测试数据寄存器,边界扫描寄存器,作用,完成测试数据的输入、输出锁存和移位等测试必需的操作。由一系列边界扫描单元组成,结构,2 边界扫描测试标准,（4）测试数据寄存器,器件标志寄存器,专门设计的数据寄存器,2 边界扫描测试标准,（5）指令,用于选择将要执行的测试类型，或者选择被存取的测试数据寄存器，或者同时在上述两者中作出选择,旁路指令-用于在TDI至TDO的通路中选择旁路寄存器。二进制代码必须是1111或称作“全1串”,2 边界扫描测试标准,（5）指令,取样/预装载指令（SAMPLE/PRELOAD）,通过取样，可以对从系统引脚向片上系统逻辑或从片上系统逻辑流向系统引脚的数据进行快速抽查,取样阶段的数据流动,2 边界扫描测试标准,取样/预装载指令（SAMPLE/PRELOAD）,预装载指令使在进行另外一种边界扫描测试操作之前，让初始数据样式置于边界扫描寄存器单元的并行输出端,预装载阶段的数据流动,2 边界扫描测试标准,外测试指令EXTEST,测试元件封装外的电路，典型用法是用于测试板级互联，指令的二进制代码必须是0000,数据流动,2 边界扫描测试标准,内测试指令INTEST,用于测试核心逻辑电路,数据流动,2 边界扫描测试标准,(5)指令,运行自测试指令,取器件标志指令IDCODE,用户代码指令USERCODE,组件指令CLAMP,输出高阻指令HIGHZ,（6）边界扫描描述语言（BSDL）,BSDL原是超高速集成电路（VHSC）硬件描述语言（VHDL）中的一个子集 ，用它描述的器件可测性与IEEE1149.1标准兼容,11.4数据域测试的应用,11.4.1 误码率测试 在数字通信系统中，误码率是一个非常重要的指标。 1误码率概念 误码率定义: 二进制比特流经过系统传输后发生差错的概率。 测量方法： 从系统的输入端输入某种形式的比特流，用输出，与输入码流比较，检测出发生差错的位数，差错位数和传输的总位数之比为误码率。,2误码测试原理,误码仪由发送和接收两部分组成，发送部分的测试图形发生器产生一个已知的测试数字序列，编码后送入被测系统的输入端，经过被测系统传输后输出，进入接收部分解码；接收部分的测试图形发生器产生相同的并且同步的数字序列，与接收到的信号进行比较，如果不一致，便是误码；用计数器对误码进行计数，然后记录存储，分析后显示测试结果。,（1）测试图形,一般测试图形选用伪随机二进制序列来模拟数据的传输，或用特殊的字符图形来检查图形的相关性和临界效果时间效应。 根据特征多项式，使用异或门和移位寄存器即可产生伪随机序列信号 例 511码，特征多项式为,（2）误码检测,基本的误码检测电路是异或门，当两个数据图形完全相同且同步时，异或门输出为0；当接收的数据流中某位出现错误时，异或门输出为1。,错误位,误码分析和数据记录,误码仪除检测出误码，并计算出误码率外，还应对测量数据进行分析，如根据不同误码率占总测量时间的百分比，确定被测系统的工作状况。 为了进行测试结果的分析，误码检测仪必须记录大量的测量数据和误码事件，误码性能的测量可能需要运行几个小时或者几天，以积累有意义的统计结果。测试仪在绝大数时间是无人看管而自动工作的。所以数据记录常采用非易失性存储器存储。,11.4.2 嵌入式系统测试,嵌入式微处理器的可测性总体设计 主要包括CPU核、数据及指令缓存启动ROM、DMA控制器、I/O控制器、存储控制器等部件。,CPU核：主要是一个4级的流水线结构，每两站之间有站寄存器，用来存储从上一站传到下一站的数据，采用BILBO（内部逻辑快观察）测试。 存储器：指令和数据缓存分别用4K的RAM实现，另外还有512Byte的启动ROM，都是普通的存储器结构，因此采用通用的BIST测试方法。 DMA控制器、内部总线、I/O控制器、存储控制器和CPU核中不包括在流水线内的逻辑是普通的逻辑电路，采用部分扫描测试方法。 嵌入式微处理器符合边界扫描测试标准IEEE1149.1，芯片的每一个I/O口都附加有一个扫描单元TAP控制器成为整个芯片的测试控制中心。,