清华大学冯博琴微机原理存储器系统学习教案

会计学1清华大学冯博琴微机原理清华大学冯博琴微机原理(yunl)存储器系存储器系统统第一页，共111页。第1页/共111页第二页，共111页。在现代计算机中，存储器是核心组成部分之一。因为有了它，计算机才具有“记忆”功能，才能把程序(chngx)及数据的代码保存起来，才能使计算机系统脱离人的干预，而自动完成信息处理的功能。存储器的性能指标有：容量、速度和成本。容量：存储器系统(xtng)的容量越大，表明其能够保存的信息量越多，相应计算机系统(xtng)的功能越强；速度：一般情况下，相对于高速CPU，存储器的存取速度总要慢1-2个数量级；成本：存储器的位成本也是存储器的重要性能指标。第2页/共111页第三页，共111页。从整体看，其速度接近(jijn)高速缓存的速度，其容量接近(jijn)辅助存储器的容量，而位成本接近(jijn)廉价慢速辅存的平均价格。在计算机系统中常(zhngchng)采用三级存储器结构第3页/共111页第四页，共111页。存储器分类(fn li) 随着计算机系统结构的发展和器件的发展，存储器的种类日益繁多(fndu)，分类的方法也有很多种。按构成存储器的器件和存储介质分类从理论上讲，只要有两个明显稳定(wndng)的物理状态的器件和介质都能用来存储二进制信息。磁芯存储器 (硬盘)半导体存储器 (内存)光电存储器 (光盘)磁膜，磁泡存储器 (磁带)存储器第4页/共111页第五页，共111页。2) 按存取方式(fngsh)分类RAM(Random Access Memory随机存取存储器)通过指令可以随机地、个别地对各个存储单元进行访问。访问所需时间基本固定(gdng)，而与存储单元地址无关。计算机的内存主要采用随机存储器。随机存储器多采用MOS(金属氧化物半导体)型半导体集成电路芯片制成。易失性。DRAM（动态随机存取存储器）SRAM（静态随机存取存储器）第5页/共111页第六页，共111页。ROM（Read Only Memory只读存储器）只能读出不能写入的存储器，它通常用来存放固定不变的程序、汉字字型库、字符及图形符号等。由于(yuy)它和RAM分享主存的地址空间，所以仍属于主存的一部分。Mask ROM（掩膜ROM）PROM（Programmable ROM）EPROM（Erasable Programmable ROM）Flash ROM（快擦除ROM，或闪速存储器）第6页/共111页第七页，共111页。3) 按在计算机中的作用(zuyng)分类可分为主存(内存), 辅存(外存), 缓冲存储器等。主存速度快，容量小，位价格较高；辅存速度慢，容量大，位价格低；缓冲存储器用在两个(lin )不同工作速度的部件之间, 在交换信息过程中起缓冲作用半导体存储器只 读存储器ROM随机存取存储器RAM静态(jngti)随机存储器SRAM（高速）动态随机存储器DRAM（低速）掩膜ROM（Mask ROM）可编程ROM（PROM）可擦除PROM（EPROM）快擦除存储器（Flash ROM）（用于Cache） （用于主存储器）（BIOS存储器）第7页/共111页第八页，共111页。主存储器RAMROM快擦型存储器辅助存储器缓冲存储器存储器双极型半导体存储器MOS存储器(动态, 静态)可编程只读存储器PROM可擦除可编程只读存储器 EPROM,EEPROM掩膜型只读存储器MROM磁盘存储器磁带存储器光盘存储器第8页/共111页第九页，共111页。一般使用DRAM芯片组成 存储容量 含义(hny)：指存储器所包含的存储单元的总数 单位：MB（1MB220字节）或GB（1GB230字节） 每个存储单元（一个字节）都有一个地址，CPU按地址对存储器进行访问 存取时间 含义(hny)：在存储器地址被选定后，存储器读出数据并送到CPU（或者是把CPU数据写入存储器）所需要的时间 单位：ns（1ns = 10-9秒）主存储器第9页/共111页第十页，共111页。存储器体系结构在微型机系统中，存储器是很重要的组成部分，虽然存储器的种类很多，但它们在系统中的整体(zhngt)结构及读写的工作过程是基本相同的。一般情况下，一个存储器系统由以下几部分构成。1) 基本(jbn)存储单元一个基本存储单元(dnyun)可以存放一位二进制信息，其内部有两个稳定且互相对立的状态，并能够在外部对其状态进行识别和改变。双稳电路(高，低电平); 磁化单元(dnyun)(正向，反向)第10页/共111页第十一页，共111页。2) 存储体一个基本存储单元只能保存一位二进制信息，若要存放MN个二进制信息，就要用MN个基本存储单元，它们按一定的规则排列起来，这些由基本存储单元所构成的阵列(zhn li)称为存储体或存储矩阵。微机系统的内存是按字节组织的，每个字节由8个基本的存储单元构成，能存放8位二进制信息，CPU把这8位二进制信息作为一个整体来进行处理。第11页/共111页第十二页，共111页。3) 地址(dzh)译码器由于存储器系统是由许多存储单元构成的，每个存储单元存放8位二进制信息，每个存储单元都用不同的地址加以区分。CPU要对某个存储单元进行读/写操作，必须先通过地址总线，向存储器系统发出所需访问的存储单元的地址码。地址译码器的作用是用来接受CPU送来的地址信号(xnho),并对它们进行译码，选择与地址码相对应的存储单元，以便对该单元进行操作。地址译码有两种方式：单译码和双译码。第12页/共111页第十三页，共111页。0000000000000000000000000000000110110111Write信号内存第13页/共111页第十四页，共111页。CBAY0Y1Y2Y3Y4Y5Y6Y7000111001010011100101110有n根地址(dzh)线，最多可选通2n个地址(dzh)第14页/共111页第十五页，共111页。单译码：适用于小容量存储器，存储器线性排列，以字选择线来选择某个字的所有位，特点是译码输出线较多。当地址码有10根时，有2101024根输出线，分别控制1024条字选择线。双译码：存储器以矩阵的形式排列，将地址线分成两部分，对应(duyng)的地址译码器也是两部分，即行译码器和列译码器，行译码器输出行地址选择信号，列译码器输出列地址选择信号，行列选择线交叉处即为选中的内存单元。其特点是译码输出线较少，适合于较大的存储器系统。第15页/共111页第十六页，共111页。译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码第16页/共111页第十七页，共111页。例:将n根地址线分成MN，相应的存储单元为2M2N, 地址选择线共有(n yu)2M+2N条, 大大小于2n条存存储储单单元元列列译译码码器器N根根M根根n根根行行译译码码器器2M选择(xunz)线2N选择(xunz)线第17页/共111页第十八页，共111页。4) 片选与读写控制(kngzh)信号片选信号(xnho)用以实现芯片的选择，对于一个芯片来说，只有片选信号(xnho)有效，才能对其进行读写操作。应首先使芯片的片选信号(xnho)有效(大地址)，才能选择其中的存储单元进行操作。读写控制信号(xnho)用来实现对存储器中数据的流向的控制。第18页/共111页第十九页，共111页。b7b6b0b0b6b7数数据据总总线线DBb0b6b7b7b6b0b0b6b7RD(读读)WR(写写)译译码码器器地地址址总总线线AB12345输出(shch)地址地址(dzh)选通读信号有效(yuxio)数据从内存输出数据上数据总线第19页/共111页第二十页，共111页。b7b6b0b0b6b7数数据据总总线线DBb0b6b7b7b6b0b0b6b7RD(读读)WR(写写)译译码码器器地地址址总总线线AB12345输出(shch)地址地址(dzh)选通写信号(xnho)有效数据进入内存数据从CPU上数据总线第20页/共111页第二十一页，共111页。I/O电路位于系统数据总线与被选中的存储单元之间，用来控制信息(xnx)的读出与写入，必要时，还可包含对I/O信号的驱动及放大处理功能。5) I/O电路(dinl)6) 集电极开路(kil)或三态输出缓冲器为了扩充存储器系统的容量，常常需要将几片RAM芯片的数据线并联使用或与双向的数据线相连，这就要用到集电极开路或三态缓冲器。7) 其他外围电路对不同类型的存储器系统，有时需要一些特殊的外围电路，如动态刷新电路等。第21页/共111页第二十二页，共111页。第22页/共111页第二十三页，共111页。在微机系统的工作过程中可以随时地对其中的各个存储单元进行(jnxng)读/写操作。一、 静态(jngti)RAM1) 基本(jbn)存储单元ABVcc(+5V)T3T4T1T2T1，T2控制管T3，T4负载管T1截止，A=1(高电平) T2导通，B=0(低电平)T1导通，A=0(低电平) T2截止，B=1(高电平)双稳电路第23页/共111页第二十四页，共111页。ABVcc(+5V)T3T4T1T2T5T6T8T70D0D)/(OI)/(OIX地地址址译译码码线线接接Y地地址址译译码码线线写过程(guchng)1)X译码线为高, T5, T6导通；2)Y译码线为高, T7, T8导通;3) 数据信号从两边(lingbin)I/O输入, 使T1,T2分别导通或截止；T7, T8是公用的，不属于(shy)具体的存储单元。4)X, Y译码信号消失, 存储单元状态稳定保持第24页/共111页第二十五页，共111页。ABVcc(+5V)T3T4T1T2T5T6T8T70D0D)/(OI)/(OIX地地址址译译码码线线接接Y地地址址译译码码线线读过程(guchng)1)X译码线为高, T5, T6导通；2)Y译码线为高, T7, T8导通;3) 数据信号从A, B输出, 送至两边(lingbin)的I/O线上，驱动差动放大器，判断信号值；4) X, Y译码信号消失, 存储单元状态(zhungti)保持不变。第25页/共111页第二十六页，共111页。2) 静态(jngti)RAM存储芯片Intel2114Intel2114是一种1K4bit的静态存储芯片，其最基本的存储单元是六管存储电路。10位地址线，4位数据线。有1024个4bit的存储单元。4096个基本存储电路，排列形式为6464，存储单元的排列形式是6416，6根地址线用于行译码，4根用于列译码，即每行中每4个基本存储电路是同一地址，但分别(fnbi)接不同的I/O线。第26页/共111页第二十七页，共111页。6464存存储储矩矩阵阵行行选选择择输输入入数数据据控控制制列列I/O电电路路列列选选择择A0A2A1A9A3A4A5A6A7A8I/O0I/O1I/O2I/O3CSWRVCCGNDCS为高电平，封锁(fn su)与门，使输入输出缓冲器高阻，数据不能进行读写操作。CS为低电平，WR为高电平，读控制线有效(yuxio)，数据从存储器流向数据总线。读控制线写控制线CS为低电平，WR为低电平，写控制线有效(yuxio)，数据从数据总线流向存储器。第27页/共111页第二十八页，共111页。9GND181A62A5A43A3418171615VCCA7A8A95A06A1A27814131211I/O0I/O1I/O2I/O3CSWRIntel 2114引脚图A0-A9:地址(dzh)信号,输入，选通1024个地址(dzh)单元。I/O0-I/O3:数据信号,双向，每个地址(dzh)单元4位二进制。CS：片选，低电平有效(yuxio)，有效(yuxio)时才能对芯片操作WR：读/写控制线，低电平时，数据由数据总线写入存储器；高电平时，数据由存储器输出至数据总线。第28页/共111页第二十九页，共111页。二、 动态(dngti)RAM1) 基本(jbn)存储单元由T1与C构成，当C充有电荷，存储单元为1，反之为0。依靠(yko)C的充放电原理来保存信息。写操作：字选线为高，T1导通，数据信息通过数据线进入存储单元；读操作：字选线为高，T1导通，C上的电荷输出到数据线上。电容C上的电荷会泄漏，所以要定时对存储单元进行刷新操作，补充电荷。字选线数据线分布电容第29页/共111页第三十页，共111页。2) 动态(dngti)RAM存储芯片Intel2164AIntel2164A是一种64K1bit的动态存储芯片，其最基本的存储单元是单管存储电路。8位地址线，1位数据线。存储单元为641024个，应该有16根地址线选择唯一的存储单元，由于封装的限制，该芯片只有8位数据线引脚，所以16位地址信息分两次进行接收，相应的分别有行选通和列选通加以协调，在芯片内部，还有8位地址锁存器对一次输入(shr)的8位地址进行保存。由于有8位行地址选择线，8位列地址选择线，所以存储体为256256，分成4个128128的存储阵列。每个存储阵列内的存储单元用7位行列地址唯一选择，再用剩下的1位行列地址控制I/O口进行4选1。第30页/共111页第三十一页，共111页。1/128行、列译码器：分别用来接收7位的行、列地址，经译码后，从128128个存储单元中选择(xunz)出一个确定的存储单元，以便进行读写操作。4个存储单元选中后，经过1位行列地址译码，通过I/O门选择(xunz)1位输入输出。由列选通控制(kngzh)输出第31页/共111页第三十二页，共111页。128 128存存储储矩矩阵阵128 读读出出放放大大器器1/2 (1/128列列译译码码器器)128 128存存储储矩矩阵阵128 读读出出放放大大器器1/128行行译译码码器器1/128行行译译码码器器128 128存存储储矩矩阵阵128 读读出出放放大大器器1/2 (1/128列列译译码码器器)128 128存存储储矩矩阵阵128 读读出出放放大大器器8 位位地地 址址锁锁存存器器A0A1A2A3A4A5A6A71/4I/O门门输输出出缓缓冲冲器器Dout行行时时钟钟缓缓冲冲器器列列时时钟钟缓缓冲冲器器写写允允许许时时钟钟缓缓冲冲器器数数据据输输入入缓缓冲冲器器WERASCASDINVDDVSS行、列时钟(shzhng)缓冲器：用以协调行、列地址的选通信号128读出放大器：与4个128128存储阵列相对(xingdu)应，接收行地址选通的4128个存储单元的信息，经放大(刷新)后，再写回原存储单元。第32页/共111页第三十三页，共111页。Intel2164A的外部(wib)结构1N/C2DIN3416151413CSSDOUTA65A06A2A1781211109A3A4A5A7WRRASV VD DD DCASA0-A7:地址(dzh)信号，输入，分时接收CPU选送的行、列地址(dzh)。DIN : 数据输入(shr)引脚DOUT:数据输出引脚RAS：行地址选通，低电平有效，有效时表明芯片当前接收的是行地址。:读/写控制线, 低电平时, 写操作；高电平时, 读操作。WRCAS：列地址选通，低电平有效，有效时表明芯片当前接收的是列地址。此时， 应为低电平。RASN/C: 未用引脚第33页/共111页第三十四页，共111页。Intel2164A的工作方式和及其时序(sh x)关系：读操作行地址领先于行选通先有效，行选通后将行地址锁存，然后(rnhu)列地址上地址线，列地址选通锁存。读写信号为高电平，控制数据从存储单元输出到DOUT。第34页/共111页第三十五页，共111页。写操作(cozu)：对行、列选通信号要求不变。写信号先于列选通有效(yuxio)，写入的数据信息必须在列选通有效(yuxio)前送入DIN，且在列选通有效(yuxio)后，继续保持一段时间，才能保证数据能正确写入。第35页/共111页第三十六页，共111页。读改写操作：在指令中，常常需要对指定单元的内容读出并修改后写回到原单元中，这种指令称为读改写指令。如： AND BX, AX ADD SI, BX为了加快操作速度，在动态(dngti)存储器中专门设计了针对读改写指令的时序，遇到读改写指令，存储器自动用该时序进行操作。第36页/共111页第三十七页，共111页。类似于读操作和写操作的结合(jih)，在行选通和列选通同时有效的情况下，写信号高电平，先读出，在CPU内修改后，写信号变低，再实现写入。第37页/共111页第三十八页，共111页。刷新(shu xn)操作：由于存储单元中存储信息的电容上的电荷会泄漏，所以要在一定的时间内，对存储单元进行刷新操作，补充电荷。芯片内部有4个128单元的读放大器，在进行刷新操作时，芯片只接收(jishu)从地址总线上发来的低7位的行地址，1次从4个128128的存储矩阵中各选中一行，共4128个单元，分别将其所保存的信息输出到4个128单元的读放大器中，经放大后，再写回原存储单元，这样实现刷新操作。第38页/共111页第三十九页，共111页。128 128存存储储矩矩阵阵1/2 (1/128列列译译码码器器)128 128存存储储矩矩阵阵128 读读出出放放大大器器1/128行行译译码码器器1/128行行译译码码器器128 128存存储储矩矩阵阵1/2 (1/128列列译译码码器器)128 128存存储储矩矩阵阵128 读读出出放放大大器器8 位位地地 址址锁锁存存器器A0A1A2A3A4A5A6A71/4I/O门门输输出出缓缓冲冲器器Dout行行时时钟钟缓缓冲冲器器列列时时钟钟缓缓冲冲器器写写允允许许时时钟钟缓缓冲冲器器数数据据输输入入缓缓冲冲器器WERASCASDINVDDVSS128 读读出出放放大大器器128 读读出出放放大大器器由列选通控制(kngzh)输出低7位高1位在刷新操作中，只有行选通起作用，即芯片(xn pin)只读取行地址，由于列选通控制输出缓冲器，所以在刷新时，数据不会送到输出数据线DOUT上。第39页/共111页第四十页，共111页。由行选通信号把刷新地址(dzh)锁存进地址(dzh)锁存器，则选中的4128个单元都读出和重写。列选通信号在刷新过程中无效，所以数据不会输入与输出。第40页/共111页第四十一页，共111页。第41页/共111页第四十二页，共111页。掩膜ROM 掩膜ROM所保存的信息取决于制造工艺，一旦芯片(xn pin)制成后，用户是无法变更其结构的。这种存储单元中保存的信息，在电源消失后，也不会丢失，将永远保存下去。第42页/共111页第四十三页，共111页。字字地地址址译译码码器器A0A100011011D3D2D1D0VDD字字线线1字字线线2字字线线3字字线线4若地址信号为00，则选中第一条字线，该线输出为1，若有MOS管与其相连(xin lin)，该MOS管导通，对应的位线就输出为0，若没有管子与其相连(xin lin)，输出为1，所以，选中字线00后输出为0110。同理，字线01输出为0101。第43页/共111页第四十四页，共111页。可编程序的ROM ：PROM如果用户需要写入程序，则要通过专门的PROM写入电路，产生足够大的电流把要写入“1”的那个(n ge)存储位上的二极管击穿，就意味着写入了“1”。读出的操作同掩膜ROM。字字线线位位线线地地址址这种存储器在出厂时，存储体中每条字线和位线的交叉处都是两个反向串联(chunlin)的二极管的PN结，字线与位线之间不导通，此时，意味着该存储器中所有的存储内容均为“0”。第44页/共111页第四十五页，共111页。可擦除可编程序的ROM ：EPROMP+P+SiO2浮浮空空多多晶晶硅硅栅栅SDN基基体体首先，栅极浮空，没有电荷，没有导电通道，漏源级之间不导电，表明(biomng)存储单元保存的信息为“1”。字字线线位位线线如果在漏源级之间加上+25V的电压，漏源极被瞬间击穿，电子通过SiO2绝缘层注入到浮动栅，浮动栅内有大量的负电荷。当高电压去除后，由于浮动栅周围是SiO2绝缘层，负电荷无法泄漏，在N基体内感应出导电(dodin)沟道。浮动(fdng)栅第45页/共111页第四十六页，共111页。P+P+SiO2浮浮空空多多晶晶硅硅栅栅SDN基基体体字字线线位位线线表明相应的存储单元导通，这时存储单元所保存的信息为“0”。一般情况下，浮动栅上的电荷不会泄漏，并且(bngqi)在微机系统的正常运行过程中，其信息只能读出而不能改写。如果要清除(qngch)存储单元中所保存的信息，就必须将浮动栅内的负电荷释放掉。用一定波长的紫外光照射浮动栅，负电荷可以获得足够的能量摆脱SiO2的包围，以光电流的形式释放掉，这时，原来存储的信息也就不存在了。导电(dodin)沟道浮动栅第46页/共111页第四十七页，共111页。由这种存储单元所构成的ROM存储芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息(xnx)的，一般擦除信息(xnx)需用紫外线照射15-20分钟。第47页/共111页第四十八页，共111页。EPROM芯片(xn pin)Intel 2716Intel 2716是一种2K8bit的EPROM存储器芯片，其最基本的存储单元就是带有浮动栅的MOS管，有11条地址线，8条数据线，地址信号采用(ciyng)双译码的方式来寻址存储单元。相应的系列还有：Intel 2732(4K8), 2764(8K8), 27128(16K8) , 27512(64K8) 等。在微机系统中，该种类型的芯片是常用芯片，通常用来做程序存储器。第48页/共111页第四十九页，共111页。OE输输出出允允许许片片选选和和编编程程逻逻辑辑y译译码码x译译码码输输出出缓缓冲冲y门门16K Bit存存储储矩矩阵阵CEVCC地地VPP数数据据输输出出O0O7地地址址输输入入A0A10 x译码器：可以对7位行地址进行译码，共寻址128个单元(dnyun)y译码器：可以对4位列地址进行译码，共寻址16个单元(dnyun)16Kbit存储阵列：有128行，16列，每个存储单元(dnyun)有8个基本存储单元(dnyun)，各存储1位数据信息。128128bit存储阵列2KB存储单元(cn ch dn yun)Intel 2716的内部结构第49页/共111页第五十页，共111页。输出(shch)允许和片选和编程逻辑：用以实现片选和控制信息的读写；数据输出(shch)缓冲器：实现对输出(shch)数据的缓冲，选中地址的存储单元中的8位数据并行输出(shch)。OE输输出出允允许许片片选选和和编编程程逻逻辑辑y译译码码x译译码码输输出出缓缓冲冲y门门16K Bit存存储储矩矩阵阵CEVCC地地VPP数数据据输输出出O0O7地地址址输输入入A0A10第50页/共111页第五十一页，共111页。Intel 2716的外部(wib)结构5A36A2A17820191817A10O79O010O1O2111216151413O6O5O4O31A72A6A53424232221VCCA8A9VPPA4A0地地OECEA10-A0: 地址信号输入，可寻址211=2048(2K)个存储单元，每个存储单元内包括(boku)8个1bit基本存储单元；D0-D7: 双向数据信号输入输出，在常规(chnggu)电压(5V)下只能用作输出，在编程电压(25V)和满足一定的编程条件时可作为程序代码的输入端；CE：片选信号输入，低电平有效，只有片选端为低电平，才能对相应的芯片进行操作；OE：数据输出允许信号，输入，低电平有效，该信号有效时，开启输出数据缓冲器，允许数据信号输出。第51页/共111页第五十二页，共111页。5A36A2A17820191817A10O79O010O1O2111216151413O6O5O4O31A72A6A53424232221VCCA8A9VPPA4A0地地OECEVCC: +5V电源(dinyun)，用于在一般情况下的读(程序)操作；VPP: +25V电源，用于在专用的装置上写操作，即在大电压的作用下将数据固化输入到存储单元。速度较慢。在输入的过程中不断将数据读出进行(jnxng)校验。GND: 地第52页/共111页第五十三页，共111页。Intel 2716的工作方式(fngsh)及操作时序1) 读方式(fngsh)这是EPROM的主要工作(gngzu)方式，在读操作的过程中，片选信号和输出允许信号要同时有效。第53页/共111页第五十四页，共111页。2) 禁止(jnzh)方式片选信号为低电平，数据输出允许信号为高电平，禁止(jnzh)该芯片输出，数据线为高阻状态；3) 备用(biyng)方式片选信号为高电平，芯片的功耗降低，数据输出端高阻；4) 写入方式片选信号为低电平，数据输出允许信号为高电平，VPP接25V，将地址码及该地址欲固化写入的数据分别送到地址线和数据线上，待信号稳定后，在片选端输入一宽度为50ms的正脉冲，即可写入一个存储单元的信息。第54页/共111页第五十五页，共111页。5) 校验(xio yn)方式在编程过程(guchng)中，为了检查编程时写入的数据是否正确，通常在编程的过程(guchng)中包含校验操作。在一个字节的编程完成后，电源接法不变，但数据输出允许信号为低电平，则同一单元的数据就在数据线上输出，这样就可与输入数据相比较，来校验编程的结果是否正确。第55页/共111页第五十六页，共111页。电可擦除可编程ROM ( Electronic Erasible Programmable ROM ) EEPROM E2PROMn+n+P基基体体第第一一级级多多晶晶硅硅栅栅第第二二级级多多晶晶硅硅栅栅+VG+VD原理(yunl)与EPROM类似，当浮动栅上没有电荷时，漏源极不导电，数据信息为“1”，当浮动栅带上电荷，漏源极导通，数据信息为“0”。在第一级浮动栅上面增加了第二级浮动栅，当VG电压为正，电荷(dinh)流向第一级浮动栅(编程)，当VG电压为负，电荷(dinh)从浮动栅流向漏极(擦除)，这个过程要求电流极小，可用普通电源(5V)供给VG。第56页/共111页第五十七页，共111页。另外，EEPROM擦除可以按字节(z ji)分别进行，即改写某一地址中的数据，字节(z ji)的编程和擦除需10ms，可以进行在线编程写入。第57页/共111页第五十八页，共111页。快擦型存储器(Flash Memory)快擦型存储器是不用电池供电的、高速耐用的非易失性半导体存储器，但价格较贵。快擦型存储器具有EEPROM的特点，又可在计算机内进行擦除和编程，它的读取时间与DRAM相似，而写时间与磁盘驱动器相当。快擦型存储器可代替EEPROM，在某些应用场合还可取代(qdi)SRAM，尤其是对于需要配备电池后援的SRAM系统，使用快擦型存储器后可省去电池。快擦型存储器还可用于激光打印机、条形码阅读器、各种一起设备易记计算机的外部设备中。第58页/共111页第五十九页，共111页。第59页/共111页第六十页，共111页。1、存储器芯片(xn pin)扩展单个芯片(xn pin)不能满足字长(单个存储单元的位数)或存储单元个数的要求时，需要多个芯片(xn pin)组合以满足要求。1)位扩展(kuzhn)2)字扩展(kuzhn)。第60页/共111页第六十一页，共111页。2114（1）A9-A0I/O4-I/O1片选D3-D0D7-D4A9-A02114（2）A9-A0I/O4-I/O1CECE地址(dzh)线对应相连片选端对应(duyng)相连数据线单独引出第61页/共111页第六十二页，共111页。片选端D7D0A19A10A9A0（2）A9A0D7D0CE（1）A9A0D7D0CE译码器00000000010000000000地址线对应(duyng)相连数据线对应(duyng)相连片选信号单独引出第62页/共111页第六十三页，共111页。2、 存储器芯片(xn pin)与CPU的连接CPU对存储器进行读写操作，首先要由地址总线给出存储器的存储单元的地址信号，再由CPU发出相应的读写信号，最后才能在数据总线上进行信息交流(jioli)，因此，连接有三部分：1) 地址(dzh)线的连接；2) 数据线的连接；3) 控制线的连接。第63页/共111页第六十四页，共111页。在连接中考虑的问题(wnt)：1) CPU总线的负载能力一般输出线的直流负载能力为带一个TTL负载，故在小型系统中，CPU可以直接与存储器相连，而在较大的系统中，一般需要(xyo)连接缓冲器做中介。2) CPU的时序(sh x)和存储器的存取速度的配合问题考虑CPU和存储器的读写速度，必要时需设计电路使CPU加上固定的延时周期TW 。第64页/共111页第六十五页，共111页。3) 存储器的地址(dzh)分配和片选问题在一个大型的系统中，存储器往往要由多片存储器芯片组成，要通过片选信号(xnho)来合理设置每一片存储器芯片地址。4) 控制信号(xnho)的连接不同的存储器芯片控制信号的定义各不相同，正确连接控制信号才能正确启动读写周期，使存储器正常工作。常用的控制信号有RD, WR, WAIT等。第65页/共111页第六十六页，共111页。地址(dzh)线相关联来实现p这种扩充简称为“地址(dzh)扩充”或“字扩充”第66页/共111页第六十七页，共111页。A19A15A14A0 全0全1D7D027256EPROMA14A0CEp令芯片（组）的片选端常有效，不与系统的高位地址线发生联系p芯片（组）总处在被选中的状态p虽简单易行、但无法再进行地址扩充，扩展时会(sh hu)出现“地址重复”第67页/共111页第六十八页，共111页。第68页/共111页第六十九页，共111页。A1A0F0 F1 F2 F3A19A18A17A16A15（b）（a）A0Y0Y1Y(2) 译码和译码器第69页/共111页第七十页，共111页。12345678910111213141516ABCE3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图E1E2Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图(2) 译码和译码器第70页/共111页第七十一页，共111页。E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS1385VA19A18A17A16A15(2) 译码和译码器第71页/共111页第七十二页，共111页。片选输入编码输入输出E3 E2 E1C B AY7 Y01 0 00 0 011111110（仅Y0*有效）0 0 111111101（仅Y1*有效）0 1 011111011（仅Y2*有效）0 1 111110111（仅Y3*有效）1 0 011101111（仅Y4*有效）1 0 111011111（仅Y5*有效）1 1 010111111（仅Y6*有效）1 1 101111111（仅Y7*有效）非上述情况11111111（全无效）(2) 译码和译码器第72页/共111页第七十三页，共111页。第73页/共111页第七十四页，共111页。A15 A14A13A16CBAE3138 2764A19A18A17A12-A0CEY6E2E1IO/M1C000H1DFFFH全0全10 0 0 1 1 1 00 0 0 1 1 1 0地址范围A12-A0A19A18A17A16A15A14 A13或门第74页/共111页第七十五页，共111页。 1 1 1 1 0 0 0 Y16 F000H-FFFFH A15 A14 A13 A 12 A11 A10-A0 地 址范围 0 0 0 0 0 0 0 Y1 0000H-0FFFH 0 0 0 1 0 0 0 Y2 1000H-1FFFH 0 0 1 0 0 0 0 Y3 2000H-2FFFH 1 1 0 1 0 0 0 Y14 D000H-DFFFH 1 1 1 0 0 0 0 Y15 E000H-EFFFH 存储器16地址范围存储器1地址范围存储器2地址范围存储器3地址范围存储器15地址范围第75页/共111页第七十六页，共111页。费，且地址空间不连续。第76页/共111页第七十七页，共111页。138A17 A16A11A0A14 A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19 A15A14 A12A11A0一个可用地址一个可用地址123410101010000001010011全全0全全1全全0全全1全全0全全1全全0全全120000H20FFFH21000H21FFFH22000H22FFFH23000H23FFFH第77页/共111页第七十八页，共111页。2KB (1)2KB (2)2KB (8)译码器CSCSCSY0Y1Y7A0-A10地址总线数据总线D0-D7A15-A11中任三根.第78页/共111页第七十九页，共111页。址p地址空间不连续第79页/共111页第八十页，共111页。A14A12A0A13(1)2764(2)2764 CECEA19- A15A14 A13A12-A0一个可用地址一个可用地址121 00 1全全0-全全1全全0-全全104000H-05FFFH02000H-03FFFH切记： A14 A1300的情况不能出现00000H-01FFFH的地址(dzh)不可使用第80页/共111页第八十一页，共111页。RAM2KBRAM2KBRAM2KBCSCSCSCSCSA11A12A13A14A15D0-D7A0-A10（3）（4）（5）RAM2KBRAM2KB（1）（2）第81页/共111页第八十二页，共111页。存储器1地址(dzh)范围 1 1 1 1 0 0 0 F000H 1 1 1 0 1 1 1 EFFFH 1 1 0 1 1 1 1 CFFFH 1 1 1 0 1 0 0 E800H 1 1 0 1 1 0 0 C800H 1 0 1 1 1 0 0 B800H 1 0 1 1 1 1 1 BFFFHA15 A14 A13 A 12 A11 A10-A0 地 址范围 0 1 1 1 1 0 0 7800H 0 1 1 1 1 1 1 7FFFH 1 1 1 1 0 1 1 F7FFH存储器2地址(dzh)范围存储器3地址(dzh)范围存储器4地址范围存储器5地址范围第82页/共111页第八十三页，共111页。A19 A18 A17 A16 A15 A14 A13 A 12 A11 A10-A0 地 址范围 ? 0 1 1 1 1 0 0 ?7800H? 0 1 1 1 1 1 1 ?7FFFH ? 1 0 1 1 1 0 0 ?B800H ? 1 0 1 1 1 1 1 ?BFFFH ? 1 1 0 1 1 0 0 ?C800H ? 1 1 0 1 1 1 1 ?CFFFH ? 1 1 1 0 1 0 0 ?E800H ? 1 1 1 0 1 1 1 ?EFFFH ? 1 1 1 1 0 0 0 ?F000H ? 1 1 1 1 0 1 1 ?F7FFH第83页/共111页第八十四页，共111页。例：用256*4的片子组成(z chn)1k*8的存储器 。需 8 个芯片,地址线需10根;数据线需8 根 控制线 WR图 用2564位的芯片(xn pin)组成1K8 RAM的方框图A8A9A0A7D0D7地址线数据线A0 CE 4 I/OA0 CE 32564A7 I/OA0 CE 6 I/OA0 CE 5256 4A7 I/OA0 CE 8 I/OA0 CE 72564A7 I/OA0 CE 2 I/OA0 CE 12564A7 I/O译码器第84页/共111页第八十五页，共111页。4、 存储器芯片(xn pin)的扩展1) 存储器芯片(xn pin)的位扩充如果CPU的数据线为8位，而存储器的一个(y )存储单元中只有4bit数据，这时，就要用两片这样的存储芯片通过位扩充的方式满足CPU系统的要求。例：用1K4的2114芯片构成1K8的存储器系统分析：1K4有10根地址线，4根数据线，而要求的存储器系统1K8需要有10根地址线，8根数据线，所以，用2片2114组成，其地址线一一对应接在一起，数据线则分高4位低4位分别接在系统的数据线上，2片2114地址一样。第85页/共111页第八十六页，共111页。第1步：将存储器芯片的10根地址线连接(linji)在一起，并与CPU的低位地址一一相连。A10A9A0A9A11A0D0D3D4D7IOM /I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088第86页/共111页第八十七页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088第2步：将1号芯片的4位数据线与CPU的低4位连接(linji)，将2号芯片的4位数据线与CPU的高4位连接(linji)，形成8位数据线第87页/共111页第八十八页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088第3步：将1号芯片(xn pin)和2号芯片(xn pin)的读写控制线相连，并与CPU的WR(写有效)相连。第88页/共111页第八十九页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /译译码码器器I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088Y0存储器地址(dzh)分配片1与片2的地址(dzh)是一样的，对CPU来说，当A10,A11均为0时，Y0有效，即片选有效，选中这两片存储器。地址码地址码地址范围地址范围A15A12A11A10A9A8A0000000000H000010001H0011103FFH第89页/共111页第九十页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /译译码码器器I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088Y0第4步：用CPU的高端地址译码产生片选信号，同时，用CPU的M/IO信号控制译码器输出，只有当执行(zhxng)读写存储器的指令时片选才有效。第90页/共111页第九十一页，共111页。2) 存储器芯片(xn pin)的字扩充存储器芯片内每个存储单元的位数满足存储器数据线的要求，但每个芯片的容量不够，这时，也需要多片芯片连接(linji)，合成一个大的存储系统。例：用2K8的2716组成(z chn)8K8的存储器系统。分析：2K8有11根地址线，8根数据线，而要求的存储器系统8K8需要有13根地址线，8根数据线，所以，用4片2716组成，其低位地址线、数据线一一对应接在一起，而CPU的高2位地址作为译码器的输入信号，译码器输出4位线分别连接4个芯片的片选端，使4个芯片的地址范围不重复。第91页/共111页第九十二页，共111页。A12A10A0A11A0D0D7IOM /O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECE第1步：将存储器芯片的11根地址线连接(linji)在一起，并与CPU的低11位地址一一相连；将存储器的8位数据线一一相连，并与CPU的数据总线连接(linji)在一起。第92页/共111页第九十三页，共111页。A12A10A0A11A0D0D7IOM /O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECE第2步：将存储器芯片的读允许OE线连接(linji)在一起，并与CPU的读控制线RD相连；第93页/共111页第九十四页，共111页。第3步：将CPU的2根高位地址线经过译码产生(chnshng)4种输出分别控制4片2716的片选端，使其分占不同的存储空间；同时用CPU的M/IO信号控制译码器输出，只有当进行存储器操作时，选中的地址空间才有效。A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3第94页/共111页第九十五页，共111页。存储器地址(dzh)分配A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3存储器的地址线一致(yzh)，所不同的只有片选端。A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(1)00000000000000000H000000000010001H000000000100002H1111111111007FEH1111111111107FFH第95页/共111页第九十六页，共111页。A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(2)01000000000000800H000000000010801H000000000100802H111111111100FFEH111111111110FFFH第96页/共111页第九十七页，共111页。A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(3)10000000000001000H000000000011001H000000000101002H1111111111017FEH1111111111117FFH第97页/共111页第九十八页，共111页。A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3A12,A11A10A9A8,A7A6A5A4,A3A2A1A02716(4)11000000000001800H000000000011801H000000000101802H111111111101FFEH111111111111FFFH第98页/共111页第九十九页，共111页。总结(zngji)：存储器存储器地址范围地址范围2716(1)0000H-07FFH2716(2)0800H-0FFFH2716(3)1000H-17FFH2716(4)1800H-1FFFH每一片的地址范围(fnwi)是2K，地址低11位完全一致，片选的不同高位地址不同，从而分占不同的地址空间。A12A10A0A11A0D0D7IOM /译译码码器器O0O72716(1)8088A10RDOECEA0O0O72716(2)A10OECEA0O0O72716(3)A10OECEA0O0O72716(4)A10OECEY0Y1Y2Y3第99页/共111页第一百页，共111页。3) 同时进行(jnxng)位扩充与字扩充用1K4的2114芯片(xn pin)组成2K8的存储器系统A10A9A0A9A11A0D0D3D4D7IOM /译译码码器器I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088Y01K8第100页/共111页第一百零一页，共111页。连接(linji)地址线及读写控制线第101页/共111页第一百零二页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /译译码码器器I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088Y0A9A0I/O0WEI/O3CS2114(3)A9A0I/O0WEI/O3CS2114(4)高4位数据线低4位数据线2114(1), 2114(2)一组；2114(3), 2114(4)一组；每组8位数据线。第102页/共111页第一百零三页，共111页。A10A9A0A9A11A0D0D3D4D7IOM /译译码码器器I/O0WRWEI/O3CS2114(1)A9A0I/O0WEI/O3CS2114(2)8088Y0A9A0I/O0WEI/O3CS2114(3)A9A0I/O0WEI/O3CS2114(4)Y1增加(zngji)1条译码输出，地址范围：0400H-07FFHA A1111A A1010地址地址000000H03FFH010400H07FFH第103页/共111页第一百零四页，共111页。例： 一个存储器系统(xtng)包括2KRAM和8KROM，分别用1K4的2114芯片和2K8的2716芯片组成，要求ROM的地址从1000H开始，RAM的地址从3000H开始。分析：用4片2114和4片2716组成系统；ROM为8K，由13根地址线组成，从0000H开始，最高地址为1FFFH，所以地址空间(kngjin)为1000H-2FFFH，因此4片2716各占地址空间(kngjin)为：1000H17FFH, 1800H1FFFH, 2000H27FFH, 28002FFFH；RAM为2K，有11根地址线组成，从0000H开始，最高地址为07FFH，地址空间(kngjin)为3000H-37FFH，两片一组，每组各占地址空间(kngjin)为：3000H33FFH, 3400H37FFH。第104页/共111页第一百零五页，共111页。由于ROM的单片的存储容量为2K，所以，地址线A10A0被占用，片选译码信号只能从A11开始，需要6根输出线，故用3条高位地址译码，分别(fnbi)是A13, A12, A11，由于最低地址从1000H开始，所以，译码器的输出从010即Y2开始。为了节省电路，RAM与ROM用同一译码电路。因此调整1KRAM的地址范围，以2K为单位，译码器的输出从110即Y6开始，分别(fnbi)为3000H33FFH, 3800H3BFFH（A10未参与译码，存在地址浪费，约定A10=0为有效地址 ）。第105页/共111页第一百零六页，共111页。5、 存储器与16位CPU的连接(linji)第106页/共111页第一百零七页，共111页。5、 存储器与16位CPU的连接(linji)解决的方法： 将存储器设计成两部分，分为奇存储体和偶存储体。 奇存储体和偶存储体决定(judng)了在设计中存储器必须是成对设计。第107页/共111页第一百零八页，共111页。实际(shj)物理地址空间奇地址(dzh)空间偶地址空间0000000001000020000300004000050000600001000030000500007000090000B0000D00000000020000400006000080000A0000C=BHEA0D15D8D0D7存储体的实际分配示意存储器与16位CPU的连接第108页/共111页第一百零九页，共111页。存储器与16位CPU的连接(linji)例：用27