集成电路的版图设计.ppt

1,集成电路的 版图设计 专题,2,目录,1. 什么是版图？ 2. 版图设计过程 3. 版图设计的准备工作 4. 集成电路版图设计规则 5. 集成电路版图设计举例,3,什么是集成电路？(相对分立器件组成的电路而言) 把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？ 根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。,4,1. 什么是版图？,根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，实现IC设计的最终输出。 版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。 版图与所采用的制备工艺紧密相关。,5,2. 版图设计过程 由底向上过程 主要是布局布线过程 布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。 布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。,6,什么是分层分级设计？,将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。一般来说，级别越高，抽象程度越高；级别越低，细节越具体,7,多路转换开关 (MUX-Multiplexer ) 算术/逻辑单元 (ALU Arithmetic Logic Unit 中央处理器 (CPU Central Processing Unit) 寄存器传输级 （ RTLregister transfer level ）,8,从层次和域表示分层分级设计思想,域： 行为域：集成电路的功能 结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的具体实现 层次：系统级、算法级、寄存器传输级(也称RTL级)、 逻辑级与电路级,9,集成电路设计与制造的主要流程框架,10,集成电路的设计过程： 设计创意 + 仿真验证,设计业,11,12,设计信息描述,13,举例：,功能描述 x=ab+ab 的逻辑图,14,CMOS与非门的电路图,15,CMOS反相器的掩膜版图,16,版图设计就是按照线路的要求和一定的工艺参数，设计出元件的图形并进行排列互连，以设计出一套供IC制造工艺中使用的光刻掩膜版的图形，称为版图或工艺复合图。 版图设计是制造IC的基本条件，版图设计是否合理对成品率、电路性能、可靠性影响很大，版图设计错了，就一个电路也做不出来。若设计不合理，则电路性能和成品率将受到很大影响。版图设计必须与线路设计、工艺设计、工艺水平适应。版图设计者必须熟悉工艺条件、器件物理、电路原理以及测试方法。,17,作为一位版图设计者，首先要熟悉工艺条件和器件物理，才能确定晶体管的具体尺寸。铝连线的宽度、间距、各次掩膜套刻精度等。其次要对电路的工作原理有一定的了解，这样才能在版图设计中注意避免某些分布参量和寄生效应对电路产生的影响。同时还要熟悉调试方法，通过对样品性能的侧试和显微镜观察，可分析出工艺中的间题。也可通过工艺中的问题发现电路设计和版图设计不合理之处，帮助改版工作的进行。特别是测试中发现某一参数的不合格，这往往与版图设计有关。,18,典型的IC设计流程,19,LVS（Layout versus Schematic）,20,版图验证与检查 DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查 POST SIMULATION：后仿真（提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量 软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布线、自动布局布线以及版图检查和验证,21,版图设计过程 大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布 （3）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上： 小功能块到大功能块）,22,人工版图设计典型过程,23,3. 版图设计的准备工作 在进行版图设计以前，必须进行充分的准备工作。一般包括以下几方面。 了解工艺现状，确定工艺路线 确定选用标准pn结隔离或对通隔离工艺或等平面隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚度、横向腐蚀等多因素的限制。套刻精度与光刻机的精度和操作人员的熟练程度关系密切。,24,要了解采用的管壳和压焊工艺。封装形式可分为金属圆筒塑(TO-5型)、扁平封装型和双列直插型(DIP)等多种，管芯压点分布必须和管壳外引脚排列相吻合。当采用热压焊时，压焊点的面积只需70m70m，超声压焊需100m100m 125m25m，金丝球焊需125m 125m，金丝球焊牢固程度高，金丝在靠近硅片压点处是垂直的，可压到芯片纵深处(但必须使用温度SiO2纯化层)，使用起来很灵活。,25,解剖同类型的IC的产品 解剖同类型IC产品，可作为自己设计和生产的借鉴。解剖工作包括版图分析和基本尺寸的测量，元件性能测试和工艺解剖和分析三个方面。通过版图分析和基本尺寸的测量可获得实际的线路图和逻辑功能图，可了解到版图布局，还可取得各种元件尺寸的数据以了解其它单位或国外制版和光刻水平。但应注意“侵权”问题。,26,3. IC版图的设计规则 IC设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 什么是版图设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。,27,设计规则的表示方法（p.330） 以为单位也叫做“规整格式” ：把大多数尺寸（覆盖，出头等等）约定为的倍数与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。 优点：版图设计独立于工艺和实际尺寸 以微米为单位也叫做“自由格式” ：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高 。 目前一般双极集成电路的研制和生产，通常采用这类设计规则。在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。,28,1. 设计规则或规整格式设计规则 70年代末，Meed和Conway倡导以无量纲的“”为单位表示所有的几何尺寸限制，把大多数尺寸（覆盖，出头等等）约定为的倍数。通常取栅长度L的一半，又称等比例设计规则。由于其规则简单，主要适合于芯片设计新手使用，或不要求芯片面积最小，电路特性最佳的应用场合。在这类规则中，把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差。 优点：版图设计独立于工艺和实际尺寸。,29, 宽度及间距： 关于间距： diff：两个扩散区之间的间距不仅取决于工艺上几何图形的分辨率，还取决于所形成的器件的物理参数。如果两个扩散区靠得太近，在工作时可能会连通，产生不希望出现的电流。,30,poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此，铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠，否则将产生寄生电容或寄生晶体管。,31, 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1,说明：接触孔的作用是将各种类型的半导体与金属引线进行连接，这些半导体材料包括N型硅、P型硅、多晶硅等。,由于工艺的限制，一般不做细长的接触孔，而是分成若干个小的接触孔来实现大面积的接触。,32, 晶体管规则： 多晶硅与扩散区最小间距：。 栅出头：2，否则会出现S、D短路的现象。 扩散区出头：2，以保证S或D有一定的面积。,33, P阱规则：,说明：制作p阱的目的是在N型硅衬底上形成一块P型衬底区域，在一个设计中根据需要可能设计若干个p阱区。,A1=4：最小P阱宽度 A2=2/6：P阱间距， A2=2 当两个P阱同电位 A2=6 当两个P阱异电位时， A3=3：P阱边沿与内部薄氧化区（有源区）的间距 A4=5：P阱边沿与外部薄氧化区（有源区）的间距 A5=8：P管薄氧化区与N管薄氧化区的间距,34,版图设计图例,35,MOS集成电路的版图设计规则,基本的设计规则图解,36,37,38,39,40,41,42,p.333,43,44,45,46,47,48,49,MK1,50,51,52,53,54,2. 微米设计规则，又称自由格式规则 80年代中期，为适应VLSI MOS电路制造工艺，发展了以微米为单位的绝对值表示的版图规则。针对一些细节进行具体设计，灵活性大，对电路性能的提高带来很大方便。适用于有经验的设计师以及力求挖掘工艺潜能的场合。目前一般的MOS IC研制和生产中，基本上采用这类规则。其中每个被规定的尺寸之间没有必然的比例关系。显然，在这种方法所规定的规则中，对于一个设计级别，就要有一整套数字，因而显得烦琐。但由于各尺寸可相对独立地选择，所以可把尺寸定得合理。,55,图1.10,56,57,58,59,60,61,62,63,64,65,66,67,68,双极型IC版图设计的一般规则,版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高1525%。下面讨论版图设计时所应遵循的一般原则。,69,隔离区的数目尽可能少 pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。集电极电位相同的晶体管，可以放在同一隔离区。二极管按晶体管原则处理。全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。为了走线方便，电阻也可以分别放在几个隔离区内。 各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。,70,隔离区的划分,71,注意防止各种寄生效应 隔离槽要接电路最负电位，电阻岛的外延层接最高电位。这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。输入与输出端应尽可能远离，以防止发生不应有的影响。电阻等发热元件要放在芯片中央。使芯片温度分布均匀。,72,设计铝条时，希望铝条尽量短而宽。铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。 必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。一般不允许“磷桥”加在地线上。但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。,设计铝条时的注意事项,73,在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。 铝条压焊点电极要有合理分布，应符合引出脚排列。,74,保证元件的对称性 参数要求相互一致的元件，应放在邻近的区域。几何结构尽可能对称，不能只考虑走线方便而破坏对称性。 接地孔尽可能开大些 凡需接地的发射极、电阻等，不能只靠在隔离槽上开的接触孔接地，要尽可能让地线直接通过该处。接地线尽可能地沿隔离槽走线。接电源的引线应短而宽，接Vcc的电源孔应尽可能开大些。集电极等扩磷孔应比其它接触孔大。,75,铝条适当盖住接触孔(一般每边覆盖2m)，在位置空的地方可多复盖一些，走线太紧时，也可只复盖一边。 为了减小版面同时又使走线方便、布局合理，各电阻的形状可以灵活多样，小电阻可用隐埋电阻。各管电极位置可以平放或立放。 凡是可能，所设计的电路应留有适当的过载能力，并避免使用易损坏的元件。 压焊块的数目以及排列顺序应该与外壳引出脚排列相符合，电极分布应均匀。,76,确定光刻的基本尺寸。根据工艺水平和光刻精度定出图形及各个扩散间距的最小尺寸，其中最关键的是发射极接触孔的尺寸和套刻间距。集成晶体管是由一系列相互套合的图形所组成，其中最小的图形是发射极接触孔的宽度，所以往往选用设计规则中的最小图形尺寸作为发射接触孔。其它图形都是在此基础上考虑图形间的最小间距面进行逐步套合、放大。最小图形尺寸受到掩膜对中容差，在扩散过程中的横向扩散、耗尽层扩展等多种因素的限制。,77,如果最小图形尺寸取得过小，则会使成品率下降。如取得过大，则会使芯片面积增大，使电路性能和成本都受到影响。所以选取最小图形尺寸应切实根据生产上具体光刻、制版设备的精度，操作人员的熟练程度以及具体工艺条件来确定。在一定的工艺水平下，版图上光刻基本尺寸放得越宽，则版图面积越大，瞬态特性因寄生电容大而受到影响。如尺寸扣得越紧，则为光刻套刻带来困难，光刻质量越难保证。这两种情况都会影响成品率。通常是在保证电路性能的前提下适当放宽尺寸。,78,对于双极型集成电路，是以引线孔为基准，尺寸规定如下(详细见图1.7.1)： 引线孔的最小尺寸为2 2 。 金属条的最小宽度为2 ，扩散区(包括基区、发射区和集电区)的最小宽度为2 ， P+隔离框的最小宽度为2 扩散区对引线孔各边留有的富裕量大于或等于1 ，埋层对基区各边应留有的富裕量大于或等于1 。 除N+埋层与P+隔离槽间的最小间距应为4 外，其余的最小间距均为2 。这是因为P+的隔离扩散深度较深，故横向扩散也大，所以应留有较大富裕量。,79,331页 图17.1,80,（续）,81,中速TTL电路版图设计规则(m),最小套刻间距 5 最小隔离槽宽度 10 元件与隔离槽最小间距 18 埋层与隔离槽最小间距 18 基区和集电极孔最小间距 5 最小发射极孔 88 最小基极孔宽 8 最小集电极孔宽 8 最小电阻条宽 10 电阻条间最小间距 7 最小电阻引线孔 88 铝条最小宽度(包括两边覆盖2m) 10 长铝条最小间距 10 短铝条最小间距 5 键合点最小面积 100100 两键合点最小间距 70 隔离槽外边界与键合点之间的最小间距 150 划片间距 400,（1976年）,（1986年）,82,最小面积晶体管,集成电路版图设计通常是由集成电路中晶体管版图开始的，而该晶体管版图通常是最小面积晶体管的版图。因此，掌握什么是最小面积晶体管，其版图是如何确定的非常重要。另外，掌握集成电路制造中常用的各种晶体管版图及其对应的工艺剖面结构也是十分重要的。最小面积晶体管-由图形最小尺寸（图形最小线宽和图形最小间距）构成的晶体管。,83,如图18.21（p.356）所示的最小面积晶体管，隔离框内管芯面积为6064m2，如果槽宽为10m，则每个最小晶体管所需隔离槽面积为3800m2，每条隔离槽为两相邻隔离岛共用，所以每个最小面积晶体管所需的隔离槽面积为1900 m2 ，大约为内管芯面积的1/3l/4。,图18.21,84,351页，18.2.2节 5. 双极型IC中元件的图形设计,按标准pn结隔离工艺制作的纵向npn管的纵向结构和杂质分布如图A所示。图中作为集电区的外延层掺杂浓度由晶体管的VCB0和VCE0所决定，外延层电阻率是决定晶体管集电结势垒电容Cc、硼扩电阻分布电容和隔离衬底结寄生电容Ccs的重要因素，对电路速度影响较大的Ccs部分地由衬底电阻率决定。埋层的薄层电阻和埋层扩散深度直接影响到集电极串联电阻rcs。由发射区扩散和基区扩散决定了电流放大系数和特征频率。,85,图A,86,集成npn管的设计 1) IC对晶体管的要求,如同分立晶体管一样，集成晶体管必须具有一定的耐压，有良好的频率特性，具有较低的噪声系数，能承受一定的电流容量，具有低的rCS和VCES，这些参数的设计考虑与分立晶体管有一定的类似。但由于集成晶体管的集电极必须从上面引出，这就使rCS显著增大。同时集成晶体管的集电极被pn结包围，又存在着寄生电容和寄生pnp效应，所以在分析集成晶体管特性时，必须考虑这些特性。 （1）击穿电压 V(BR) V(BR)EBO69V，V(BR)CBO， V(BR)CEO V(BR)CSO V(BR)CBO，V(BR)CEO,87,（2）频率特性,88,(3) 最大工作电流IEmax或ICmax,当IE 达到IEmax(或相应的ICmax 值)时，就会下降。晶体管在大电流下工作时，基极电流也较大。基极电流在横向基区扩展电阻上产生一个较大的电压降，其结果是：发射结不同部位上的正偏压值不相等。愈靠近中央部位，发射结正偏压越小，甚至可能反向。靠近基极接触的发射结部位，正偏压较大。因此，发射极电流密度在中央部位小，电流基本上集中在发射结边缘。基极电流很大时，发射结的有效面积集中在结的边缘。这种现象叫做发射极电流集边效应，或者叫基区自偏压效应。当晶体管的工作频率与fT，很接近，故基极电流很大，约等于发射极电流，此时电流集边效应最显著，晶体管发射结的有效面积显著减小。,89,为了尽量减小晶体管的发射结无效面积，提高晶体管的高频性能，在设计高频晶体管时，发射结周长要尽可能大，面积要尽可能小，即两者之比要尽可能大。IEmax(或相应的ICmax 值)只和靠近基极条一边的发射区周长（即“有效发射区周长”）成正比，而与发射区面积无关，即IEmax=LE，其中为发射区单位有效周长的最大工作电流。不同电路取值是不同的： npn逻辑 = 0.160.4mA/m npn线性 =0.040.16 mA/m 横向pnp = 0.0010.008 mA/m 纵向pnp = 0.0050.015 mA/m,90,2) 集成晶体管的常用图形,集成npn管电极配置,91,参考 68页图4.3 多了一个电平位移二极管,参考 5页图1.10 电极排序B、E、C,电极排序E、B、C,92,p.353,93,p.354,94,集成二极管、SBD和肖特基晶体管 在IC中，集成二极管的结构除单独的BC结外，通常由晶体管的不同连接方式而构成多种形式，并不增加IC工序，而且可以使二极管的特性多样化，以满足不同电路的需要。集成二极管可采用的几种常见版图结构，即基极集电极短路二极管结构、集电极发射极短路二极管结构、基极发射极短路二极管结构、集电极悬空二极管结构、发射极悬空二极管结构和单独二极管结构,1) 集成二极管,95,六种集成二极管的特性比较,96,二极管接法的选择由电路对正向压降、动态电阻、电容、存储时间和击穿电压的不同要求来决定。其中，最常用的有两种： BC结短接二极管，因为没有寄生PNP效应，且存储时间最短，正向压降低，故一般DTL逻辑的输入端的门二极管都采用此接法。 单独的BC结二极管，因为不需要发射结，所以面积可作得很小，正向压降也低，且击穿电压高。,97,2) 肖特基势垒二极管（SBD）和肖特基箝位晶体管（SCT）,98,PtSi,99,100,357页 18.2.4 节 6. 设计举例： TTL五管单元与非门电路图,(1)决定隔离区数目 此电路共有5个隔离区(压焊块除外)，如图中虚线所示，如包括10个引出端压焊块，则共要15个隔离区。 (2)确定端头的排列及引出端数 对所有的电路来说，输入、输出、电源、接地这些引出端是必须的，对该 门电路 来说，这4部分的引出端 数目共有8个(输入端有5个)。另外， 它还有2个扩展端。它们分别从Q2 的发射极和集电极引出，所以共 有l0个引出端。在设计版图时应 考虑到压焊点的排列，不应使引 出线相互跨越，以免造成短路。 使用 时常连在一起的2个引出线要尽量排在一起。,P. 358图18.22电路图,101,(3)确定元件尺寸 根据以前介绍过的方法，来决定晶体管所用的型式并估算它的尺寸。由电路分析知，此电路中Q2 ，Q5饱和(且Q5为输出管)，要通过较大的电流，所以可采用马蹄形结构。Q4的瞬态电流很大，所以发射极有效长度也要大些。Q3管不通过大电流，采用单基极条结构就可以了。多发射极晶体管Q1及电阻的设计可参考前面介绍的知识来进行。隔离岛的最小尺寸，可按元件的形状，加上隔离槽与元件的间距(一般可取外延层厚度的两倍)来决定。在实际的版图中，考虑到布局、布线等因素，隔离岛的实际尺寸稍大于上述的最小尺寸。,102,(4)画布局布线草图 画此草图的目的是：大致安排一下各元件的位置。画出内连线的连接图形，使满足设计原则中对Al线的要求(如连通、无交叉等)。 对此电路来说，考虑到电路引出端的排列，我们希望输出管Q5安排在右下角，隔离槽的接点地放在右角，电源接点安排在左下角。这样，多发射 极晶体管Q1以及Q2分别安排 在左上角及右上角就较为适宜 了。 这一布局使压焊点离管 脚最近，不会发生热压引线交 叉的现象。 布局、布线草图如 图所示。由图可见，内引线中只 有一条连线(R3接到Q5管基极) 跨过电阻R4，其余连线都没有 跨过元件，这是符合设计原则的。 必须注意，电阻隔离岛要接最高 电位，即接电源电压，隔离槽接地。,P. 359 图18.23,103,(5)绘制IC版图总图 根据布局布线草图，以一定的放大倍数把IC的平面布局布线图画在坐标纸上，称之为总图。在描绘总图时，除画下各元件尺寸、隔离槽及内外引线外，还要在管芯的周围画上压焊块作压焊用。压焊块的尺寸根据压焊方式和设备情况而定。要在压焊块下的N区制造隔离区或进行P型基区扩散。 实际版图上还有制版、光刻或监测工艺的符号及图形(微电子测试图形)，这里略去。,104,TTL五管单元5输入端与非门电路版图总图,P. 360 图18.24,105,双极型逻辑IC版图设计举例,图4.1,1,2,3,4,5,T3,T1,T2,R4,R1,R2,R3,Vi,Vi,D,D1,106,图B是图A各层掩膜版的示意图， 图中设有画出埋层扩散版，集电极接触磷穿透扩散版和压焊点钝化版。各次版图的对准是十分重要的。为此在每一张版图上，除第一张和最后一张外，都应有两个用来对准用的检测图形。小一些的对准图形用来对准上一张版图，大一些的对准图形用来对准下一张图。在第一张版图上，仅有小一些的对准图形。在版图的边缘处还设计了供检测元件电参数用的晶体管图形和薄层电阻的图形。,107,隔离扩散版,108,基区扩散版,109,发射区扩散版,110,接触孔版,111,金属化版,112,113,图19.2,114,铝栅工艺CMOS反相器版图举例,图A为铝栅CMOS反相器版图示意图。可见，为了防止寄生沟道以及p管、n管的相互影响，采用了保护环或隔离环：对n沟器件用p+环包围起来， p沟器件用n+环隔离开，p+、n+环都以反偏形式接到地和电源上，消除两种沟道间漏电的可能。,115,116,117,118,D,119,120,121,122,8.4.3 源漏电容 p. 149,123,N阱,N阱,N阱,p. 156,Poly-S,Al,图例： 实线：扩散区， 虚线：铝， 阴影线：多晶硅、 黑方块：引线孔,引线孔,扩散区,MR,P,MR,N,124,CMOS IC 版图设计技巧 1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使pnp，抑制Latch-up，尤其是输出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。,125,2、单元配置恰当 （1）芯片面积降低10%，管芯成品率/圆片 可提高1520%。 （2）多用并联形式，如或非门，少用串联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整。,126,3、布线合理 布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。 扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。 长连线选用金属。 多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。 注意VDD、VSS布线，连线要有适当的宽度。 容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。,127,4、CMOS电路版图设计对布线和接触孔的特殊要求 （1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线。 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VSS的孔尽可能安排在阱的所有边上（P阱）。,128,（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率。若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂导致杂质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。应适当留以裕量。,129,5、双层金属布线时的优化方案 （1）全局电源线、地线和时钟线用第二层金属线。 （2）电源支线和信号线用第一层金属线（两层金属之间用通孔连接）。 （3）尽可能使两层金属互相垂直，减小交叠部分得面积。,130,1. 阱做N阱和P阱封闭图形处，窗口注入形成P管和N管的衬底 2. 有源区做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层 3. 多晶硅做硅栅和多晶硅连线。封闭图形处，保留多晶硅 4. 有源区注入P+、N+区（select)。做源漏及阱或衬底连接区的注入 5. 接触孔多晶硅，注入区和金属线1接触端子。 6. 金属线1做金属连线，封闭图形处保留铝 7. 通孔两层金属连线之间连接的端子 8. 金属线2做金属连线，封闭图形处保留铝,硅栅CMOS 版图和工艺的关系,131,N well,P well,CMOS反相器版图流程(1),1. 阱做N阱和P阱封闭图形，窗口注入形成P管和N管的衬底,132,N diffusion,CMOS反相器版图流程(2),2. 有源区做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层,133,P diffusion,CMOS反相器版图流程(2),2. 有源区做晶体管的区域（G、D、S、B区)，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层,134,Poly gate,CMOS反相器版图流程(3),3. 多晶硅做硅栅和多晶硅连线。封闭图形处，保留多晶硅,135,N+ implant,CMOS反相器版图流程(4),4. 有源区注入P+，N+区（select)。,136,P+ implant,CMOS反相器版图流程(4),4. 有源区注入P+、N+区（select)。,137,contact,CMOS反相器版图流程(5),5. 接触孔多晶硅，注入区和金属线1接触端子。,138,Metal 1,CMOS反相器版图流程(6),6. 金属线1做金属连线，封闭图形处保留铝,139,via,CMOS反相器版图流程(7),7. 通孔两层金属连线之间连接的端子,140,Metal 2,CMOS反相器版图流程(8),8. 金属线2做金属连线，封闭图形处保留铝,141,VDD,GND,VDD,GND,inverter：,Schematic:,Layout:,input,output,m1,m2,m2,m1,142,1. 有源区和场区是互补的，晶体管做在有源区处，金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧化层，在这区域中可做N型和P型各种晶体管，此区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注入区交集处即形成P+有源区， P+注入区比所交有源区要大些。,须解释的问题：,143,5. 有源区的图形（与多晶硅交叠处除外）和N+注入区交集处即形成N+有源区， N+注入区比所交有源区要大些。 6. 两层半布线 金属，多晶硅可做连线，所注入的有源区也是导体，可做短连线（方块电阻大）。三层布线之间，多晶硅和注入有源区不能相交布线，因为相交处形成了晶体管，使得注入有源区连线断开。 7. 三层半布线 金属1，金属2 ，多晶硅可做连线，所注入的有源区也是导体，可做短连线（方块电阻大）。四层线之间，多晶硅和注入有源区不能相交布线，因为相交处形成了晶体管，使得注入有源区连线断开。,