资源描述
电子电路与系统基础 II 习题课第十一讲 期中考题讲解 数字电路的状态记忆单元 习题讲解 李国林 清华大学电子工程系 大纲 期中考题讲解 数字电路的状态记忆单元 作业讲解 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 2 期中考试情况 258人参加考试 卷满分 108分，最高 分？ 平均分 ：？ 90分以上 ？ 80分以上 ？ 70分以上 ？ 60分以上 ？ 60分以下 ？ 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 3 大纲 期中考题讲解 数字电路的状态记忆单元 作业讲解 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 4 数 字 电 路 中 的 记 忆 单 元 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 iv fv ev R 1 sC 1 i 无记忆元件 记忆元件 动 态 电 路 组合逻辑电路 状态记忆单元 当前逻辑输入 当前状态输入 前一状态的反馈输入 电阻电路 时 序 逻 辑 电 路 Combinational logic circuits Sequential logic circuits Resistive circuits Dynamic circuits 当前逻辑输出 当前状态输出 ov 5 电阻电路处理的 信号被电容、电 感等记忆元件存 储下来，用于下 一时刻的电阻即 时处理，从而形 成动态电路：由 于存储（记忆）， 而有状态，有延 时效应，有频率 效应 组合逻辑电路处 理的逻辑信号被 状态记忆单元存 储下来，用于下 一时刻的逻辑处 理，从而形成时 序逻辑：由于存 储记忆，而有状 态，有时序效应 Storage Element 分类 时序逻辑电路中的状态记忆单元，可分三类 双稳态： bistable 这类记忆单元具有两个稳定状态，用于记忆状态 0和状态 1 双稳态记忆单元是计算机系统中最常见的状态记忆单元 单稳态： monostable 这类记忆单元只有一个稳定状态，如果在强干扰下偏离了稳定 状态，经过一定时间后，该类记忆单元会返回到这个稳定状态 单稳态记忆单元可用来实现定时、振荡等功能 无稳态： astable 这类记忆单元没有可以保持的稳定状态，因而只能在状态间来 回转换，从而形成振荡 无稳态记忆单元可用来实现振荡功能 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 6 SR 锁 存 器 时 域 锁 存 波 形 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 7 S R Q Q S R Q Q 0 0 Q Q 1 0 1 0 0 1 0 1 1 1 0 0 S R Q Q 假设门延时极小， 可以忽略不计 置位操作 置位操作 复位操作 D 锁 存 器 时 域 锁 存 波 形 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 8 D CLK Q Q 假设门延时极小， 可以忽略不计 高电平 直通 D Q Q 0 0 1 1 1 0 D Q Q 0 Q Q 1 Q Q 1CLK 0CLK S R Q Q D CLK 低电平 保持 八 管 方 案 李国林 电子电路与系统基础 D QQ CLK CLK CLK CLK DDV DDV 开关 CLK=1：导通 开关 CLK=0：导通 反相器 级联反相器：存储状态 清华大学电子工程系 2014年秋季学期 9 D 触 发 器 时 域 触 发 波 形 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 10 D CLK Q Q 上升沿 打入 D Q QCLK D Qn+1 CLK Qn D Qn 作业 01 计数器设计的后验算 课件设计的 5状态计数器，采用 3个 D触发器 作为记忆单元， 3个 D触发器共具 8个状态， 其中有 3个状态是不用的，确认剩下的 3个 状态可并入到状态转移图中 如果这 3个状态形成了自闭合的状态转移，形 成了自闭合的状态空间，则设计是有问题的， 因为加电后初始状态可能是这 3个状态之一 如果出现这种情况，计数器设计需要有某种机制使 得它自动进入设计的状态空间中 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 11 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 S2 S1 S0 D2 D1 D0 0 0 0 0 6 1 1 0 1 0 0 1 6 1 1 0 2 0 1 0 6 1 1 0 3 0 1 1 2 0 1 0 4 1 0 0 5 1 0 1 5 1 0 1 7 1 1 1 6 1 1 0 5 1 0 1 7 1 1 1 3 0 1 1 S2S1 S0 0 1 00 01 1 0 11 1 0 10 1 102 SSD 2D S2S1 S0 0 1 00 01 1 1 11 0 1 10 1 201 SSD 1D S2S1 S0 0 1 00 01 0 0 11 1 1 10 1 0D 20 SD 12 5 101 7 111 3 011 2 010 6 110 1 001 4 100 0 000 作业 02 采用和课件完全相同的处理手法，请用 D触发器 设计一个 4bit的十计数器，该计数器在时钟驱动下， 可以依次循环输出 0,1,2,3,4,5,6,7,8,9 画状态转移图 设计组合逻辑电路 检查剩余状态是否可自动进入设计的状态空间，否则重新设计 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 13 S3 S2 S1 S0 D3 D2 D1 D0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 2 0 0 1 0 2 0 0 1 0 3 0 0 1 1 3 0 0 1 1 4 0 1 0 0 4 0 1 0 0 5 0 1 0 1 5 0 1 0 1 6 0 1 1 0 6 0 1 1 0 7 0 1 1 1 7 0 1 1 1 8 1 0 0 0 8 1 0 0 0 9 1 0 0 1 9 1 0 0 1 0 0 0 0 0 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 14 当前状态 下一状态 组合逻辑运算输出 15 S3S2 S1S0 00 01 11 10 00 0 0 0 0 01 0 0 1 0 11 10 1 0 S3S2 S1S0 00 01 11 10 00 0 0 1 0 01 1 1 0 1 11 10 0 0 S3S2 S1S0 00 01 11 10 00 0 1 0 1 01 0 1 0 1 11 10 0 0 S3S2 S1S0 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 10 1 0 3D 3 2 1 0 3 0D S S S S S 1 3 1 0 1 0D S S S S S 2D 1D 0D 00DS 02012122 SSSSSSSD S3 S2 S1 S0 D3 D2 D1 D0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 2 0 0 1 0 2 0 0 1 0 3 0 0 1 1 3 0 0 1 1 4 0 1 0 0 4 0 1 0 0 5 0 1 0 1 5 0 1 0 1 6 0 1 1 0 6 0 1 1 0 7 0 1 1 1 7 0 1 1 1 8 1 0 0 0 8 1 0 0 0 9 1 0 0 1 9 1 0 0 1 0 0 0 0 0 10 1 0 1 0 11 1 0 1 1 11 1 0 1 1 4 0 1 0 0 12 1 1 0 0 13 1 1 0 1 13 1 1 0 1 4 0 1 0 0 14 1 1 1 0 15 1 1 1 1 15 1 1 1 1 8 1 0 0 0 16 当前状态 下一状态 组合逻辑运算 S3S2 S1S0 00 01 11 10 00 0 0 0 0 01 0 0 1 0 11 1 0 1 1 10 1 0 0 1 3D S3S2 S1S0 00 01 11 10 00 0 0 1 0 01 1 1 0 1 11 1 1 0 1 10 0 0 1 0 2D S3S2 S1S0 00 01 11 10 00 0 1 0 1 01 0 1 0 1 11 0 0 0 1 10 0 0 0 1 1D S3S2 S1S0 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 1 0 0 1 10 1 0 0 1 0D 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 17 11 1011 12 1100 10 1010 13 1101 15 1111 14 1110 状态转移图 18 3 D Q Q CLK 2 D Q Q 1 D Q Q 0 D Q Q 3 2 1 0 3 0D S S S S S 2 2 1 2 1 0 2 0D S S S S S S S 1 3 1 0 1 0D S S S S S 00DS 0S 1S 2S 3S 时序逻辑设计 转化为 组合逻辑设计 动态电路设计的核心是电阻电路设计 03请用 D触发器实现 2分频器 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 19 1 0 0 1 1 0 S0 D0 0 1 1 0 00 SD D Q QCLK 时钟输入 分频 输出 清华大学电子工程系 2012年秋季学期 作业 04 顺序计数器 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 20 21 D Q QCLK 时钟 D Q QCLK 2分频时钟 D Q QCLK 4分频时钟 D Q QCLK 8分频时钟 AQ BQ CQ DQ 注意是数据的下降沿翻转，因此用 Q非连接时钟 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 22 D Q QCLK时钟 D Q QCLK2分频时钟 D Q QCLK4分频时钟 D Q QCLK8分频时钟 AQ BQ CQ DQ CLK AQ AQ BQ BQ CQ CQ DQ 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 0 0 0 0 0 用二进制计数器实现十计数 李国林 电子电路与系统基础 清华大学电子工程系 2014年秋季学期 23 D Q QCLK时钟 D Q QCLK2分频时钟 D Q QCLK4分频时钟 D Q QCLK8分频时钟 AQ BQ CQ DQ D Q QCLK R 1 0 1 0 强制清零端 数到 10则强制清零
展开阅读全文