自考：计算机系统结构考前复习资料

第一章计算机系统结构的基本概念 从处理数据的角度看，并行级别有位串字串，位并字串，位片串字并，全并行。位串字串和位并字串基本上构成了SIMD。位片串字并的例子有：相联处理机STARAN，MPP。全并行的例子有：阵列处理机ILLIAC IV。 从加工信息的角度看，并行级别有存储器操作并行，处理器操作步骤并行，处理器操作并行，指令、任务、作业并行。 存储器操作并行是指可以在一个存储周期内并行读出多个CPU字的，采用单体多字、多体单字或多体多字的交叉访问主存系统，进而采用按内容访问方式，位片串字并或全并行方式，在一个主存周期内实现对存储器中大量字的高速并行操作。例子有并行存储器系统，以相联存储器为核心构成的相联处理机。 处理器操作步骤并行是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。例子有流水线处理机。 处理器操作并行是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。擅长对向量、数组进行处理。例子有阵列处理机。 指令、任务、作业并行是指多个独立的处理机分别执行各自的指令、任务、作业。例子有多处理机，计算机网络，分布处理系统。 并行性的开发途径有时间重叠(Time Interleaving)，资源重复(Resource Replication)，资源共享(Resource Sharing)。 时间重叠是指在并行性概念中引入时间因素，让多个处理过程在时间上错开，轮流重复地执行使用同一套设备的各个部分，加快硬件周转来赢得速度。例子有流水线处理机。 资源重复是指一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。例子有阵列处理机，相联处理机。 资源共享是指用软件方法让多个用户按一定时间顺序轮流使用同一套资源以提高资源的利用率，从而提高系统性能。例子有多处理机，计算机网络，分布处理系统。 SISD:一个指令部件控制一个操作部件，实现一条指令对一个数据的操作。例子有传统的单处理机 SIMD:一个指令部件同时控制多个处理单元，实现一条指令对多个数据的操作。例子有阵列处理机，相联处理机。 MIMD:多个独立的处理机分别执行各自的指令、任务、作业，实现指令、任务、作业并行的多机系统，是多个SISD的集合，也称多倍SISD系统(MSISD)。例子有多处理机，计算机网络，分布处理系统。 exercises: 1.有一台经解释实现的计算机，可以按功能划分成4级，每一级为了执行一条指令，需要下一级的N条指令来解释。如果执行第1级的一条指令要Kns时间，那么执行第2、第3和第4级的一条指令各需要用多少时间？ 解答：执行第2、第3和第4级的一条指令各需要KNns、KN2ns、KN3ns的时间。1.有一个计算机系统可按功能分成4级，每级的指令互不相同，每一级的指令都比其下一级的指令在效能上强M倍，即第i级的一条指令能完成第i-1级的M条指令的计算量。现若需第i级的N条指令解释第i+1级的一条指令，而有一段第1级的程序需要运行Ks，问在第2、3和4级上一段等效程序各需要运行多长时间？ 答： 第2级上等效程序需运行：(N/M)*Ks。第3级上等效程序需运行：(N/M)*(N/M)*Ks。第4级上等效程序需运行：(N/M)*(N/M)*(N/M)*Ks。 note: 由题意可知：第i级的一条指令能完成第i-1级的M条指令的计算量。而现在第i级有N条指令解释第i+1级的一条指令，那么，我们就可以用N/M来表示N/M 表示第i+1级需(N/M)条指令来完成第i级的计算量。所以，当有一段第1级的程序需要运行Ks时，在第2级就需要(N/M)Ks，以此类推 2.硬件和软件在什么意义上是等效的？在什么意义上又是不等效的？试举例说明。 答：软件和硬件在逻辑功能上是等效的，原理上，软件的功能可用硬件或固件完成，硬件的功能也可用软件模拟完成。但是实现的性能价格比，实现的难易程序不同。 在DOS操作系统时代，汉字系统是一个重要问题，早期的汉字系统的字库和处理程序都固化在汉卡（硬件）上，而随着CPU、硬盘、内存技术的不断发展，UCDOS把汉字系统的所有组成部份做成一个软件。 3.试以实例说明计算机系统结构、计算机组成与计算机实现之间的相互关系与影响。 答：计算机系统结构、计算机组成、计算机实现互不相同，但又相互影响。 （1）计算机的系统结构相同，但可采用不同的组成。如IBM370系列有115、125、135、158、168等由低档到高档的多种型号机器。从汇编语言、机器语言程序设计者看到的概念性结构相同，均是由中央处理机/主存，通道、设备控制器，外设4级构成。其中，中央处理机都有相同的机器指令和汇编指令系统，只是指令的分析、执行在低档机上采用顺序进行，在高档机上采用重叠、流水或其它并行处理方式。 （2）相同的组成可有多种不同的实现。如主存器件可用双极型的，也可用MOS型的；可用VLSI单片，也可用多片小规模集成电路组搭。 （3）计算机的系统结构不同，会使采用的组成技术不同，反之组成也会影响结构。如为实现A:=B+CD:=E*F,可采用面向寄存器的系统结构，也可采用面向主存的三地址寻址方式的系统结构。要提高运行速度，可让相加与相乘并行，为此这两种结构在组成上都要求设置独立的加法器和乘法器。但对面向寄存器的系统结构还要求寄存器能同时被访问，而对面向主存的三地址寻址方式的系统结构并无此要求，倒是要求能同时形成多个访存操作数地址和能同时访存。又如微程序控制是组成影响结构的典型。通过改变控制存储器中的微程序，就可改变系统的机器指令，改变结构。如果没有组成技术的进步，结构的进展是不可能的。 综上所述，系统结构的设计必须结合应用考虑，为软件和算法的实现提供更多更好的支持，同时要考虑可能采用和准备采用的组成技术。应避免过多地或不合理地限制各种组成、实现技术的采用和发展，尽量做到既能方便地在低档机上用简单便宜的组成实现，又能在高档机上用复杂较贵的组成实现，这样，结构才有生命力；组成设计上面决定于结构，下面受限于实现技术。然而，它可与实现折衷权衡。例如，为达到速度要求，可用简单的组成但却是复杂的实现技术，也可用复杂的组成但却是一般速度的实现技术。前者要求高性能的器件，后者可能造成组成设计复杂化和更多地采用专用芯片。 组成和实现的权衡取决于性能价格比等因素；结构、组成和实现所包含的具体内容随不同时期及不同的计算机系统会有差异。软件的硬化和硬件的软件都反映了这一事实。VLSI的发展更使结构组成和实现融为一体，难以分开。 4.什么是透明性概念？对计算机系统结构，下列哪些是透明的？哪些是不透明的？ 存储器的模m交叉存取；浮点数据表示；I/O系统是采用通道方式还是外围处理机方式；数据总线宽度；字符行运算指令；阵列运算部件；通道是采用结合型还是独立型；PDP-11系列的单总线结构；访问方式保护；程序性中断；串行、重叠还是流水控制方式；堆栈指令；存储器最小编址单位；Cache存储器。 答：透明指的是客观存在的事物或属性从某个角度看不到。 透明的有：存储器的模m交叉存取；数据总线宽度；阵列运算部件；通道是采用结合型还是独立型；PDP-11系列的单总线结构串行、重叠还是流水控制方式；Cache存储器。 不透明的有：浮点数据表示；I/O系统是采用通道方式还是外围处理机方式；字符行运算指令；访问方式保护；程序性中断；堆栈指令；存储器最小编址单位。 5.从机器（汇编）语言程序员看，以下哪些是透明的？ 指令地址寄存器；指令缓冲器；时标发生器；条件寄存器；乘法器；主存地址寄存器；磁盘外设；先行进位链；移位器；通用寄存器；中断字寄存器。 答：透明的有：指令缓冲器、时标发生器、乘法器、先进先出链、移位器、主存地址寄存器。 6.下列哪些对系统程序员是透明的？哪些对应用程序员是透明的？ 系列机各档不同的数据通路宽度；虚拟存储器；Cache存储器；程序状态字；“启动I/O”指令；“执行”指令；指令缓冲寄存器。 答：对系统程序员透明的有：系列机各档不同的数据通路宽度；Cache存储器；指令缓冲寄存器； 对应用程序员透明的有：系列机各档不同的数据通路宽度；Cache存储器；指令缓冲寄存器；虚拟存储器；程序状态字；“启动I/O”指令。 note:系列机各档不同的数据通路宽度、Cache存贮器、指令缓冲寄存器属于计算机组成，对系统和程序员和应用程序员都是透明的。 虚拟存贮器、程序状态字、“启动I/O”指令，对系统程序员是不透明的，而对应用程序员却是透明的。“执行”指令则对系统程序员和应用程序员都是不透明的。 7.想在系列机中发展一种新型号机器，你认为下列哪些设想是可以考虑的，哪些则不行的？为什么？ 新增加字符数据类型和若干条字符处理指令，以支持事务处理程序的编译。 （2）为增强中断处理功能，将中断分级由原来的4级增加到5级，并重新调整中断响应的优先次序。 （3）在CPU和主存之间增设Cache存储器，以克服因主存访问速率过低而造成的系统性能瓶颈。 （4）为解决计算误差较大，将机器中浮点数的下溢处理方法由原来的恒置“1”法，改为用ROM存取下溢处理结果的查表舍入法。 （5）为增加寻址灵活性和减少平均指令字长，将原等长操作码指令改为有3类不同码长的扩展操作码；将源操作数寻址方式由操作码指明改成如VAX-11那种设寻址方式位字段指明。 （6）将CPU与主存间的数据通路宽度由16位扩展成32位，以加快主机内部信息的传送。 （7）为减少公用总路线的使用冲突，将单总线改为双总线。 （8）把原0号通用寄存器改作堆栈指示器。 答：可以考虑的有：1,3,4,6,7。不可以考虑的有：2,5,8。 原则是看改进后能否保持软件的可移植性。 P.S.为了能使软件长期稳定，就要在相当长的时期里保证系统结构基本不变，因此在确定系列结构时要非常慎重。其中最主要是确定好系列机的指令系统、数据表示及概念性结构。既要考虑满足应用的各种需要和发展，又要考虑能方便地采用从低速到高速的各种组成的实现技术，即使用复杂、昂贵的组成实现时，也还能充分发挥该实现方法所带来的好处。 8.并行处理计算机除分布处理、MPP和机群系统外，有哪4种基本结构？列举它们各自要解决的主要问题。 答：除了分布处理，MPP和机群系统外，并行处理计算机按其基本结构特征可分为流水线计算机，阵列处理机，多处理机和数据流计算机四种不同的结构。 流水线计算机主要通过时间重叠，让多个部件在时间上交划重叠地并行招待运算和处理，以实现时间上的并行。它主要应解决：拥塞控制，冲突防止，流水线调度等问题。 阵列处理机主要通过资源重复实现空间上的并行。它主要应解决：处理单元灵活、规律的互连模式和互连网络设计，数据在存储器中的分布算法等问题。 多处理机主要通过资源共享，让一组计算机在统一的操作系统全盘控制下，实现软件和硬件各级上的相互作用，达到时间和空间上的异 步并行。它主要应解决：处理机间互连等硬件结构，进程间的同上步和通讯，多处理机调度等问题。 数据流计算机设有共享变量的概念，指令执行顺序只受指令中数据的相关性制约。数据是以表示某一操作数或参数已准备就绪的数据令牌直接在指令之间传递。它主要应解决：研究合适的硬件组织和结构，高效执行的数据流语言等问题。 9.计算机系统的3T性能目标是什么？ 答：计算机系统的3T性能目标是 1TFLOPS计算能力,1TBYTE主存容量 和 1TBYTES的I/O带宽第二章数据表示与指令系统 1.尾数的rm进制数位m和尾数的二进制数位m的关系 存在m=m/log2(rm)这种关系是因为，在机器中，一个rm进制的数位是用log2(rm)个机器数位来表示的。 假设rm=8，尾数为20，则m=2,八进制数20转换成二进制数为10000，其二进制数位，即机器数位m=5。2=5/log2(8)。 note:这里的等号并不表示纯粹数学意义上的“等于”。 2.可表示的尾数个数公式 rmm(rm-1)/rm。 对于rm进制的数来说，每个数位均可以有0到rm-1，即rm个码。 m个rm进制数位共有rmm种编码。但课本中讨论的是规格化数，即尾数的小数点后第一个数位不为零的数，所以，应该去掉小数点后第一个数位是0的那些非规格化的数。显然，非规格化数的个数占了全部尾数编码总数的1/rm的比例，所以可表示的浮点数规格化的尾数个数应该是：rmm（1-1/rm)。 exercises: 1.某模型时机共有7种指令，各指令使用频率分别为0.35，0.25，0.20，0.10，0.05，0.03，0.02，有8个通用数据寄存器和2个变址寄存器。 （1） 要求操作码的平均长最短，请设计操作码的编码，并计算所设计操作码的平均长。（4分） （2） 设计8位长度的寄存器寄存器型指令3种，16位长度的寄存器存储器变址寻址方式指令4条，变址范围不小于正、负127。请写出指令格式，并给出各字段的长度和操作码编码。（6分） 解答： (1)全Huffman编码的平均码长是可用的二进制位编码中平均码长最短的编码。 全Huffman编码的平均码长=2*(0.35+0.25+0.20)+3*0.10+4*0.05+5*(0.02+0.03)=2.35 (2) 由于有8个通用数据寄存器和2个变址寄存器，所以通用寄存器用3位表示，变址寄存器用1位表示,8位的寄存器-寄存器型指令，3个操作码编码为00、01、10，16位的寄存器-存储器变址寻址方式指令， 4个操作码编码为1100、1101、1110、1111，2位 3位 3位OP R1 R2操作码 寄存器1 寄存器24位 3位 1位 8位OP R1 X d操作码 寄存器1 变址寄存器 相对位移 主存逻辑地址1.数据结构和机器的数据表示之间是什么关系？确定和引入数据表示的基本原则是什么？ 答：数据表示是能由硬件直接识别和引用的数据类型。数据结构反映各种数据元素或信息单元之间的结构关系。 数据结构要通过软件映象变换成机器所具有的各种数据表示实现，所以数据表示是数据结构的组成元素。不同的数据表示可为数据结构的实现提供不同的支持，表现在实现效率和方便性不同。数据表示和数据结构是软件、硬件的交界面。 除基本数据表示不可少外，高级数据表示的引入遵循以下原则： （1）看系统的效率有否提高，是否养活了实现时间和存储空间。 （2）看引入这种数据表示后，其通用性和利用率是否高。 2.标志符数据表示与描述符数据表示有何区别？描述符数据表示与向量数据表示对向量数据结构所提供的支持有什么不同？ 答：标志符数据表示与描述符数据表示的差别是标志符与每个数据相连，合存于同一存储单元，描述单个数据的类型特性;描述符是与数据分开存放，用于描述向量、数组等成块数据的特征。 描述符数据表示为向量、数组的的实现提供了支持，有利于简化高级语言程序编译中的代码生成，可以比变址法更快地形成数据元素的地址。但描述符数据表示并不支持向量、数组数据结构的高效实现。而在有向量、数组数据表示的向量处理机上，硬件上设置有丰富的赂量或阵列运算指令，配有流水或阵列方式处理的高速运算器，不仅能快速形成向量、数组的元素地址，更重要的是便于实现把向量各元素成块预取到中央处理机，用一条向量、数组指令流水或同时对整个向量、数组高速处理如让硬件越界判断与元素运算并行。这些比起用与向量、阵列无关的机器语言和数据表示串行实现要高效的多。 3.堆栈型机器与通用寄存器型机器的主要区别是什么？堆栈型机器系统结构为程序调用的哪些操作提供了支持？ 答：通用寄存器型机器对堆栈数据结构实现的支持是较差的。表现在：(1)堆栈操作的指令少，功能单一；(2)堆栈在存储器内，访问堆栈速度低；(3)堆栈通常只用于保存于程序调用时的返回地址，少量用堆栈实现程序间的参数传递。 而堆栈型机器则不同，表现在：(1)有高速寄存器组成的硬件堆栈，并与主存中堆栈区在逻辑上组成整体，使堆栈的访问速度是寄存器的，容量是主存的；(2)丰富的堆栈指令可对堆栈中的数据进行各种运算和处理；(3)有力地支持高级语言的编译；(4)有力地支持子程序的嵌套和递归调用。 堆栈型机器系统结构有力地支持子程序的嵌套和递归调用。在程序调用时将返回地址、条件码、关键寄存器的内容等全部压入堆栈，待子程序返回时，再从堆栈中弹出。 4.设某机阶值6位、尾数48位，阶符和数符不在其内，当尾数分别以2、8、16为基时，在非负阶、正尾数、规格化数情况下，求出其最小阶、最大阶、阶的个数、最小尾数值、最大尾数值、可表示的最小值和最大值及可表示的规格化数的总个数。 解：依题意知：p=6 m=48 rm=2, 8, 16，m=m/log2(rm)，列下表： p=6,m=48,rm=2(m=48)p=6,m=48,rm=8(m=16)p=6,m=48,rm=16(m=12)最小阶(非负阶，最小为0)000最大阶(2p-1)26-126-126-1最小尾数值(rm(-1)1/21/81/16最大尾数值(1-rm(-m)1-2(-48)1-8(-16)，即(1-2(-48)1-16(-12)，即(1-2(-48)可表示的最小值1/21/81/16可表示的最大值263*(1-2(-48)863*(1-8(-16)1663*(1-16(-12)阶的个数(2p)262626可表示的尾数的个数248*(2-1)/2816*(8-1)/81612*(16-1)/16可表示的规格化数的个数26*248*(2-1)/226*816*(8-1)/826*1612*(16-1)/16note:可表示的最小值=rm(最小阶)*最小尾数值=rm0*rm(-1)=rm(-1); 可表示的最大值=rm(最大阶)*最大尾数值=rm(2p-1)*(1-rm(-m); 可表示的尾数的个数=rmm*(rm-1)/rm; 可表示的规格化数的个数=阶的个数*尾数的个数=2p*rmm*(rm-1)/rm。 5.（1）浮点数系统使用的阶基rp=2,阶值位数p=2,尾数基值rm=10，以rm为基的尾数位数m=1,按照使用的倍数来说，等价于m=4, 试计算在非负阶、正尾数、规格化情况下的最小尾数值、最大尾数值、最大阶值、可表示的最小值和最大值及可表示数的个数。 （2）对于rp=2,p=2,rm=4,m=2,重复以上计算。 解：依题意列下表： p=2,rm=10,m=1p=2,rm=4,m=2最小尾数值10-1=0.14-1=0.25最大尾数值1-10-1=0.91-4-2=15/16最大阶值2p-1=33可表示的最小值0.10.25可表示的最大值103*0.9=90043*15/16=60可表示数的个数3648题中“按照使用的倍数来说，等价于m=4,” 这个m=4,因为2310=fbyte 通道极限流量应大于或等于设备对通道要求的流量fbyte。 如果字节多路通道上所挂设备台数为m,设备的速率为fi，为了不丢失信息，应满足： 1/(TS+TD)=m*fi fi也就是设备发出字节传送请求间隔时间(500s)的倒数，所以： m=1/(TS+TD)*f)=500/(9.8+0.2)=50(台) (2)设备B,C,E,F可以挂在此通道上，设备A,D则不能。 剖析： 思路一：从传送字节速率上入手。 AF是高速设备，应挂接在选择通道上，选择通道的极限流量为： fmax.select=N/(TS+N*TD)=1/(TS/N)+TD)=1/(9.8/1024)+0.2)=1/0.21(约) 通道上所挂设备的最大速率fi.max应小于或等于通道的极限流量。 由表3-5可得出 设备ABCDEF传送速率(B/s)1/0.21/0.251/0.51/0.191/0.41/0.21所以，B、C、E、F可挂在该通道上。A、D不能。 思路二：从传送字节时间上入手。 对于高速设备，由于一次传送字节数不少于1024byte 该通道一次传送数据的时间为9.8s+10240.2s214.6s 由表3-5可得出每台设备发送1024字节的时间间隔分别为: 设备ABCDEF传送时间(s)204.8256512194.56409.6215.04为使数据不丢失，B、C、E、F可挂在该通道上。A、D不能。 6.某字节多路通道连接6台外设，某数据传送速率分别如表中所列。 设备123456传送速率(KB/s)5015100254020(1)计算所有设备都工作时的通道实际最大流量： (2)如果设计的通道工作周期使通道极限流量恰好与通道最大流量相等，以满足流量设计的基本要求，同时让速率越高的设备被响应的优先级越高。当6台设备同时发出请求开始，画出此通道在数据传送期内响应和处理各外设请求的时间示意图。由此你发现了什么问题? (3)在(2)的基础上，在哪台设备内设置多少个字节的缓冲器就可以避免设备信息丢失?那么，这是否说书中关于流量设计的基本要求是没有必要的了呢?为什么? 解： (1)实际最大流量50+15+l00+25+40+20250KB/S。 (2)通道响应和处理各设备请求的时间示意图 由此发现由于高速设备的响应优先级高，使低速设备2造成数据丢失。 (3)在2中各设两个字节的缓冲区即可。这并不说明流量设计的基本条件是不必要的，因为若基本条件不满足，无论设备优先级如何确定总有设备的信息会丢失。 剖析： (2)由各设备的传送字节速率可解其连续发出传送请求的时间间隔分别为： 设备123456发申请间隔(s)2067(约)104025507.通道型I/O系统由一个字节多路通道A(其中包括两个子通道Al和A2)，两个数组多路通道B1和B2及一个选择通道C构成，各通道所接设备和设备的数据传送速率如表所示。 (1)分别求出各通道应具有多大设计流量才不会丢失信息； (2)设I/O系统流量占主存流量的1/2时才算流量平衡，则主存流量应达到多少? 通道号所接设备的数据传送速率(KB/s)字节多路通道子通道A150 35 20 20 50 35 20 20子通道A250 35 20 20 50 35 20 20数组多路通道B1500 400 350 250数组多路通道B2500 400 350 250选择通道C500 400 350 250解： (1)要不丢失信息，各通道需要达到的流量：字节多路通道子通道A1:0.25KB/S;字节多路通道子通道A2:0.25KB/S;数组多路通道B1:500KB/s;数组多路通道B2:500KB/s;选择通道C:500KB/s。 (2)主存流量应达到4MB/S。 剖析: (1)设备要求字节多路通道或其子通道的实际最大流量，是该通道所接各设备的字节传送速率之和; 设备要求数组多路通道或选择通道的实际最大流量，是该通道所接各设备的字节传送速率中的最大者。 (2)I/O系统中，各种通道和子通道可以并行工作，因此，I/O系统的最大流量应等于各通道最大流量之和。第四章存储体系 解决Cache的透明性所带来的问题，和中央处理机写Cache，使主存内容跟不上Cache内对应内容的变化造成的不一致的问题的关键是选择好更新主存内容的算法，一般有两种写直达法(存直达法)和写回法(即抵触修改法)两种。 写直达法，又称存直达法，是指在CPU对Cache进行写操作时，如果命中Cache，不仅将数据写入Cache，而且写入主存，使两者的对应内容统一起来，这样，当Cache中的块被替换时，就不必再花时间写回主存了。 写回法，又称抵触修改法，是指在CPU对Cache进行写操作时，如果命中Cache，就只将数据写入Cache，而暂时不写入主存，只有当变化了的Cache块被替换时，才花一个主存周期，将其写回主存相应的位置上，使两者的对应内容统一起来。 Cache采用按需取进算法和预取进算法来提高Cache的命中率。 按需取进算法是指在Cache块失效时才将要访问的字所在的块取进Cache。预取进算法是指在用到某Cache块之前就将该块预取进Cache。 预取进算法包括恒预取进算法和不命中时预取进算法。 恒预取进算法是指访问主存第i块时，不论其是否在Cache中命中，恒将主存第i+1块预取进Cache。不命中时预取进算法是指访问到主存第i块的信息时，只有当其不在Cache中时，才将主存第i+1块预取进Cache。 1.按位编址和按字编址？ 现在从内存中读数据都是按字节为单位。 P86第二段第一行：“目前不少机器的指令地址码已达24-32位，相当于每个用户的程序空间已达16MB-8192MB”。这里有一层隐含的意思，就是地址码一般是按字节编码。 2.相等比较电路的个数=组内块数？ 我不知道是不是可以这么理解，遇到过一道题，其中存在这种关系，不知道是不是巧合？ 一个采用位选择组相联映象方式的Cache，要求Cache的每一块在主存周期内取得。主存采用4个存储体的低位交叉方式访问，每个存储体的字长为4个字节，总容量为256MB，Cache的容量为512KB,每一组内有4块。采用按地址访问存储器构成相联目录表，实现主存地址到Cache地址的变换，采用4个相等比较电路。 (1)设计主存地址格式，并标出各字段的长度。(5分) (2)设计Cache的地址格式，并标出各字段的长度。(5分) (3)设计相联目录表结构，并求出该表的行数及每一行的格式。(5分) (4)画出实现位选择组相联地址变换的逻辑示意图。(5分) 3.采用多级状态位技术、比较对法实现LRU算法时需要比较对触发器的个数 设组内有b块，每组g群，每群p对，每对l行。 每组g群，组中选群需C2(g)个比较对触发器。 每群p对，群中选对需gC2(p)个比较对触发器。 每对l行，对中选行需gpC2(l)个比较对触发器。 共需C2(g)+gC2(p)+gpC2(l)个比较对触发器。1.在一个页式虚拟存储器中，虚地址空间为4G字节，页大小为1K字节，页表项的大小为4字节。试问： (1)共需要多少个页表项？ (2)每个页面可存放多少个页表项？ (3)需要几级页表构成表层次？ 解答： (1)222个或4M个 (2)1024/4=256个 (3)3级第四章存储体系 1.设二级虚拟存储器的TA1=10-7s、TA2=10-2s,