IC设计流程及各阶段工具使用--完整篇(word文档良心出品)

IC 设计流程前端设计 （也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限， 涉及到与工艺有关的设计就是后端设计。1.规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为 Fabless ，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2.详细设计Fabless 根据客户提出的规格要求， 拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于 SystemC 语言，对构架模型的仿真可以使用 SystemC的仿真工具。其中典型的例子是Synopsys 公司的 CoCentric 和 Summit公司的 Visual Elite等。3.HDL 编码使用硬件描述语言（ VHDL，Verilog HDL ，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过 HDL语言描述出来，形成 RTL（寄存器传输级）代码。设计输入工具：具有强大的文本编辑功能，多种输入方法（ VHDL，Verilog ，状态转移图，模块图等），语法模板， 语法检查，自动生产代码和文档等功能。如 Active-HDL,VisualVHDL/Verilog等。RTL分析检查工具： Synopsys LEDA4.仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具 Synopsys 的 VCS，Mentor ModelSim，Cadence Verilog XL， Cadence NC-Verilog 。5.逻辑综合 Design Compiler仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的 HDL代码翻译成门级网表 netlist 。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（ standardcell ）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具 Synopsys 的 DesignCompiler （DC），Cadence的 PKS，Synplicity的 Synplify等。另外，和综合工具配合使用的还有很多其他工具，如静态时间分析工具，等效性检查工具等等。 Synopsys 公司和 Cadence公司都提供完整的工具包。5.1.STAStatic TimingAnalysis （STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（ setuptime ）和保持时间（ holdtime ）的违例（ violation ）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA 工具有 Synopsys 的 Prime Time 。5.2.形式验证这也是验证范畴，它是从功能上（ STA是时序上）对综合后的网表进行验证。常用的就是 等价性检查（ Equivalence Check ）方法，以功能验证后的 HDL设计为参考，对比综合后的网表功能， 他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先 HDL描述的电路功能。形式验证工具有Synopsys 的 Formality 。前端设计 的流程暂时写到这里。从设计程度上来讲， 前端设计 的结果就是得到了芯片的门级网表电路。