基于Xilinx FPGA高速串行接口设计与实现毕业设计

- I - 基于基于 Xilinx FPGAXilinx FPGA 高速串行接口设计与实现高速串行接口设计与实现 摘 要 由于时钟抖动，扭曲，队列同步和串扰噪声和各种非理想因素，进一步完善面临巨大的挑战并行传输率。 因此， 串行传输， 已成为高速数据传输系统在深亚微米主要选择。在串行传输系统为了实现高速信号传输，并可节约电能和降低成本，数据更倾向于使用低摆幅模式，LVDS 和 CML 是低电压，小的摆动，差分信号的串行传输方式，所以它被广泛地应用于 PCI。快递网络物理层和高速度 SERDES 电路。但这个标准的 LVDS 传输率只能达到 3Gbps，以实现独立设计以满足 5Gbps 的要求及以上的高速 PCI。表达应用，本文研究了伪标准的 LVDS 121（PLVDS）和 CML 的启动界面的设计研究。基于传输信号的理论，非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在 PLVDS 结束与 CML 收发器电路的设计，并提出了改进方案。其中，无歪斜单端差挠度问题提高 plvds 收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平，没有后续电路的调整，因此，延时小；双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。用于 CML 收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽，而且可以提高电路，电路的性能，降低了电路的功耗，减少了芯片的面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真，提高信号质量。同时也采用三级结构的樱桃。胡珀限幅放大器电路，均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值。在本文中，0.131cm CMOS 技术实现两个 PCI。表达物理层 PLVD 和 CML 高速串行数据传输接口的基础上。仿真结果表明，两种接口电路的传输速率高达 5Gbps，完全符合 PCI Express 表示应用要求。 主题词：主题词：PLVDSPLVDS，CMLCML，预加重，均衡，有源负反馈，电压比较器，失效保护，预加重，均衡，有源负反馈，电压比较器，失效保护 - II - Design and implementation of high-speed serial interface based on Xilinx FPGA Abstract Due to clock jitter, skew, queue synchronization and crosstalk noise and various non-ideal factors, parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in deep sub-micron main choice. In the serial transmission system in order to realize the high-speed signal transmission, and can save power and reduce the cost, the data tend to use low swing mode, LVDS and CML is the low voltage, small swing, differential signal serial transmission mode, so they are widely used in PCI.Express network physical layer and high speed SerDes circuit in. But this standard LVDS transmission rate can only reach 3Gbps, in order to achieve the independent design to meet the requirements of 5Gbps and above high speed PCI.Express application, this paper studies a pseudo standard LVDS 121 (PLVDS) and a CML interface to start the design research. Based on the theory of transmission signal, the signal integrity analysis of nonideal factors and transmission line behavior; then put forward considering the high-speed serial transmission system circuit level and layout level design; at the end of the PLVDS and the CML transceiver circuit design and put forward the improvement scheme. Among them, no skew single-ended to differential deflection problem to improve the PLVDS transceiver circuit, the circuit performance is improved with the accelerating tube; level conversion circuit the signal quickly switched to a high level from low level, without a subsequent circuit is adjusted, therefore, the time delay is small; with double common-mode feedback current switching circuit in a the loop control of common mode level, another loop control output swing, the output is more stable; differential pre-emphasis technology makes stronger driving capability and reduce intersymbol interference. Several key technologies used in a CML transceiver, the active negative feedback technology and active inductor technology not only can effectively expand the bandwidth of signal, but also can improve the performance of circuit, circuit, reduce the power consumption of the circuit, reduce the area of chip; equalization technology is effective to reduce the transmission line effect and intersymbol interference caused by signal distortion, the signal quality is improved. At the same time also uses three levels of structure of Cherry.Hooper limiting amplifier circuit, the equalization circuit outputs low swing signal for further amplification to the comparator can identify the voltage amplitude. In this paper, 0.131xm CMOS technology to achieve two for PCI.Express physical layer PLVDS and CML high-speed serial data transmission interface based on. Layout simulation results show that, two kinds of interface circuit transmission rate up to 5Gbps, fully meet the requirements of PCI.Express application. - III - Key Words： PLVDS， CML， Preemphasis， Equalization， Active Negative Feedback，Limiting Amplifier，FailSafe 1 目 录 摘 要 . I Abstract . II 引 言 . 2 1 绪论 . 3 1.1 课题研究背景 . 3 1.2 高速串行技术发展现状 . 3 2 Virtex-5 FPGA 性能和设计技术 . 8 2.1 最新款 FPGA 产品 Virtex-5 . 8 2.2 FPGA 设计方法 . 10 2.3 Xilinx FPGA 设计工具简介 . 11 因为第二种方法便于改变和掌握，所以后面章节中所进行 在线逻辑分析多采用第二种直接插入 IP 核 方法进行。3 基于 FPGA TS201 链路口设计与实现 . 12 3 基于 FPGA TS201 链路口设计与实现 . 13 3.1 TS20l 链路口简介 . 13 3.2 FPGA 与 TS20l 硬件连接及可行性分析 . 15 3.3 基于 FPGA 高速链路口仿真设计 . 17 3.4 高速链路口 实际硬件调试 . 22 4 B3G TDD 系统中 RocketIO 接口 资源需求分析与设计. 25 5 B3G TDD 系统 MAC 层高速串口 实现与仿真测试 . 29 5.1 B3G TDD 系统 MAC 处理接口板 实现策略 . 29 1.MAC 高层协议处理模块 . 30 2.数据转接模块 . 30 5.2 RocketIO 接口 仿真与测试 . 31 5.2.1 RocketIO 接口 仿真 . 31 5.2.2 单板测试和板间测试 . 34 5.3 本章小结 . 37 结 论 . 38 参 考 文 献 . 38 附录 A 附录内容名称 . 40 2 致 谢 . 45 引 言 在数字系统的互连设计， 高速串行 I/O 技术替代传统的并行 I / O 技术已成为发展趋势。与传统的并行 I / O 技术相比，串行方案提供了更长的距离，带宽，更低的成本和更高的可扩展性，克服了并行 I/O 设计缺陷。在实际设计中的应用，利用现场可编程门阵列（FPGA）高速串行接口的实现是一种低成本的方法1。 Xilinx 的 FPGA 芯片的最新一代的 Virtex。 的 Virtex 系列产品 5 版， 是第五代产品，先进的 65 纳米三氧化过程中使用的新技术，expressfabrie ASMBL 架构。的 Virtex。高速逻辑 5 LXT，数字信号处理，嵌入式处理和串行链路的应用优化。与前代相比 viaex FPGA，5 在性能和密度有了很大的进步：速度提高 31%，容量增加 64%，动态功耗降低 34.9%，静态功耗保持相同的低水平，减少 45%的占地面积。Virtex.5 LXT 芯片是建造高达 24 的 RocketIO 收发器，支持从 101Mbps 的 3.75gbps 串行数据传输速率，支持流行的高速串行 I/O 接口标准。本文从时钟，复位，功率控制，发送和接收逻辑和其他关键方面，讨论了利用 Virtex.5 LXT 芯片 RocketIO 的设计和高速串行传输接口的实现。Xilinx ml505 开发平台实现高速串行数据传输系统基于 RocketIO 技术，针对 1.24Gbps的高速串行传输特性。 3 1 绪论 1.1 高速串行技术背景的研究 现代社会信息爆炸式的增长，网络的发展，多媒体等新技术，在数据和数据发送速率的要求，迅速增加的用户。目前，数据通信带宽的需求已经超过了穆尔定律（穆尔定律：处理器带宽每十八个个月翻了一倍，但性能却每三年增加一倍）。通常，数据交换的瓶颈存在于系统互连的水平， 甚至在不同的系统之间以及与其他外部系统通信的速度进行交流。该行业一直在努力生产更多的和更快速单片机来解决这个问题，但这种方法似乎遇到瓶颈，因为用户没有直接感受到 CPU 的性能比和很大的性能改进。 这使得 IO 接口到系统的性能进一步提高的瓶颈，这是一个新的系统互连技术的CPU 性能的迫切需要将转换为系统的性能。在单端互连的早期影响的设计，容易受到干扰，噪声，传输速度可以达到 200 250mb/s；一般来说，增加并行总线宽度可以提高数据吞吐量，但是汽车数量将增加 PCB 布线困难，和时钟抖动和偏移频率带来的设计挑战的同时，进一步提高人脸限制并行传输率，它是提供经济和可靠的信号同步的方法非常困难；而高速串行通信技术，以其广泛的带宽，抗干扰能力强、接口简单等优点，正迅速取代传统的并行技术，成为行业内的主流。 在这种背景下，本文针对更受欢迎，有很大发展潜力的高速串行接口电路的两种高速链路口和 Rocket I/O 研究，并对其进行仿真设计，该公司最新的实时执行程序。Virtex.5 在 FPGA 平台。高速度链的设计是 ADI 公司的 DSP TS20XS LVDS 交叉技术）基于接口技术（链接口）进行仿真设计；而 Rocket I/O 是 CML 的高速串行传输接口的基础上，时钟恢复，全双工串行 I / O 的收发，从而实现高效的高速串行通信协议的设计。 1.2 HSST(High Speed Serial Technology)现状发展概况 今天，还是并行总线用于大多数计算机，嵌入式处理设备和通信设备，最流行的总线包括 PCI，VME 及其扩展。目前广泛使用的几种通信标准是基于并行总线标准。可以分为两类：系统总线并行同步并行总线标准，包括 PCI-X 和 Compact PCI；源同步并行总线标准，包括 RapidIO，HyperTransport 和其他类似的标准。但随着芯片的性能提升，对带宽的需求和更大的，多通道并行总线结构满足系统设计有限公司。并行接口约束：问题的干扰，信号偏移，串扰和直流偏置的代码，这些因素严重影响并行接口频率的增加和增长传输距离。为了解决并行接口在数据传输时所面临的限制问题，国内外都将在高速串行接口电路更集中研发2。 4 1.2.1 LVDS 相关介绍 LVDS（低电压差分信号）是一个低摆幅差分信号技术，通过一对差分电路板线传输数据信号的振幅很小的使用，在两个平行的差分信号线通过电流和电压幅值的对比度，噪声和耦合到两条线，而这种噪声抵消。为了实现高速，长距离传输，和低振幅和低驱动电流输出达到低噪声、低功耗。 LVDS 是在两个标准的定义：一个是 IEEE P1596.3，主要为 SCI（可扩展的一致性接口） ，定义了 LVDS 的电气特性，还定义了分组交换在 SCI 协议的编码时间；另一个是ANSI/EIA/EIA-644，定义了 LVDS 主要电气特性，以及 655mbps 和 1.823gbps 无损介质理论极限速率的最大速率。在两个标准的指定和物理媒体的独立性，这意味着只要介质在指定的噪声容限和歪斜容忍范围内发送信号到接收机，该接口可以正常的工作3。 LVDS 具有许多优点：终端配备更方便；低功耗；有可靠性功能 fail.safe；成本低；能够高速传输。广泛应用于计算机，通信设备，消费类电子产品等。 图 1.1 简易 LVDS 图示 Fig 1.1 Simple LVDS Icon 图 1.1 显示了一个典型的 LVDS 接口，它是一个单一的模式，采用半双工、多点配置也可以是必要的。每个连接点的差分对包括一个驱动器，连接单元和接收器。驱动器和接收器主要完成 TTL 和 LVDS 信号之间的转换。 互连单元包括一个电缆， PCB 差由线对和一个匹配电阻。LVDS 驱动器由一个驱动差分对电流源（3.60mA 电流） ，LVDS 接收器具有非常高的输入阻抗，因此驱动器输出的电流大部分都是通过 120匹配，并产生约在接收机的输入端 352mV 电压。司机转弯时，它改变流经电阻的电流方向，从而有效的逻辑“1”和“0”状态。低摆幅驱动信号来实现高速运算和减少功率消耗，差分信号提供适当的噪声和功耗大大减小电压摆动。 功率大大降低多接口驱动和接收一个单一的集成电路的集成允许。这提高了 PCB 板的效率，降低成本4。 5 无论 LVDS 传输介质的使用是 PCB 线路的电缆，必须采取措施防止媒体终端信号的反射，在同一时间，减少电磁干扰。LVDS 需要相匹配的终端电阻介质的使用（110 + 10） ，循环的终止信号的电阻，应尽量靠近接收器输入的地方。 LVDS 技术的应用变得越来越普遍。 在高速系统中， 系统的背板互连电缆传输应用中，驱动器，接收器，收发器，串行/解串器和其他技术的应用也越来越广泛。接口芯片供应商也都在 LVDS 作为下一代基础设施模块互连移动电话基站之间的基本结构，支持，中央办公室交换设备、网络和计算机，工作站。 目前，国际上对 LVDS 及其相关产品 研究十分活跃，很多公司都已经推出了多种LVDS 产品， 这些产品已广泛 应用在计算机和通讯领域里来解决高速数据传输瓶颈问题。 ADI 公司 （美国模拟元件公司） ， 在开发的 DSP 器件具有基于接口的数据传输功能的LVDS 技术的特点，使 DSP 器件具有在同类产品中的竞争力。从 SHARC 系列 TigerSHARC系列，从 ADSP 2106x，从 ADSP 2106X、ADSP-TS201 到 ADSP-TS10l，链路口继续改善，从而提供了具有更高的数据传输速率的点对点的通信模式5。 1.2.2 CML 概况 CML(Current Modc Logic)是 ECL，LVDS 低压差分信号高速串行接口传输技术。该技术使用一个低电压摆动， 驱动模式传输差分信号和电流， 具有高速度， 低噪音的优点，低功耗和低成本等优点。CML 的串行数据传输速率在 1Gbps 的 10Gbps，并通过信道绑定技术，制造工艺的改进方法，也能达到更高的速度。CML 具有这些优点，特别是超高的数据传输能力和应用的需求大大增加， 数据传输采用 CML 技术 2.5Gbps 的串行传输系统的速率6。 CML 是一种高速点至点接口，它具有独特的功能，它是接收机和发射机通常不需要任何外部电阻，终端电阻通常是发射机和接收机内部实现。CML 和接口电路的典型的传输方式是形式的差异。 CML 有两个主要的传输连接：直流耦合(DC)，交流耦合(AC)，如下图所示。当发射机和接收机使用相同的电源装置，CML 可用于直流耦合方式，不用任何附加装置；当接收装置的两端与不同的功率，一般应考虑交换耦合，耦合电容（注意，耦合电容是足够大，以避免长期甚至 0 甚至 1 的情况下，接收端的差分电压小） 。 6 图 1.2 直流耦合(DC) Fig1.2 DC coupling (DC) 图 1.3 交流耦合(AC) Fig 1.3 AC coupling (AC) 因为 CML 高速数据传输能力，结构简单，所以在高速串行传输系统的收发信机，一般采用 CML 结构。目前，对 CML 及其相关产品开发国际的研究非常活跃，许多公司都推出了各种利用 CML 作为传输接口产品。IBM 开发了高速（高速 SERDES）的 IP 核心，采用 CML 接口，可以从 11.1gbps 2.5Gbps 传输率。美国国家半导体公司和 Ti 对 CML 的科技公司也进行了深入的研究，根据不同的要求，开发了一系列 CMLI/ O 的芯片。如 NSC发展 ds25mb-200tsq，ds40mb-200sq 接口芯片，ds42mb-200tsq 数据传输速率达到了2.51Gbps，4.1Gbps，4.23Gbps，随着 EQ50F100LR 传输速率最高可以达到 6.22gbps。TI公司 ONE-T4201LD 激光驱动器可以提供的数据传输速率为 0.15gbp-4.5gbps7。 7 在 Xilinx 一直关注的高速串行通信，不仅推出满足行业需求的高速串行内核逻辑器件，而且还积极参与高速串行 I/O 各种开放标准。Xilinx 公司以来的 Viretx-2 PRO系列开始，现在最先进的 Viretx.5 系列 FPGA 发展，通过嵌入式 Rocket 的 IO 高速串行 IO 模块，已成功地使 FPGA 逻辑器件的变化从并行 IO IO 高速串行。Xilinx Rocket IO 的 CML，五个可编程的输出摆幅的 CML 输出电压 V 在 800mv-1600mv 的范围8。 8 2 Virtex-5 FPGA 设计原理和参数 2.1 Virtex-5 介绍 作为一个 Xilinx FPGA 的领先制造商，提供了极为丰富的 FPGA 产品系列，主要包括 Virtex 系列和 Spartan 系列。所有的产品都有自己的特点和优势，但总的来说，是一个高性能的 FPGA 的 Virtex 系列，Spanan 系列属于低成本。 Xilinx Virtex-5 是世界上第一个 65nm FPGA 产品，基于创新的 ExpressFabric 架构。FPGA 包含多达 20 万个逻辑单元，工作频率可达 560MHz，能耗降低 35.3%，比以前的产品，在性能提高 30%，45%体积减小，1.02V 三栅氧化过程中使用，可靠性高，产品的设计更加灵活。 提供了 4 种 Virtex-5 系列的 FPGA，LX，LXT 的新平台，使用新的 560MHz 时钟技术的各个平台，1.26Gbit/s 的 LVDS I/O 和 IP 块的性能优化。其中，对于 LX 平台的高性能通用逻辑设计；与 PCIExpress 端点块 LXT 平台 FPGA，以太网 MAC 块和 RocketIO GTP收发器接口模块，适用于高速接口的场合；高性能的信号处理的 SXT 平台；嵌入式处理器 FXT 平台，嵌入式中的应用 Virtex-5 系列 FPGA 核心技9。 一、ChipSync 介绍： 为了保证高速新一代设备之间数据的可靠传输， 硬件设计人员使用同步设计技术的源泉，使数据传输组件产生时钟信号，并发送数据，这可以通过使用传输数据时钟避免由于钟盐池和不同问题的数据。Virtex-5 嵌入式 SERDES 硬件和可变延迟线（即 idelay单元 ilogic） ，片同步技术是这些资源来实现源同步接口的使用10。 Cllipsync 技术通过使用嵌入式的 SERDES，对总线接口的串行和并行的解决方案，可使千兆速率的高速串行 IO 和相对较低的频率的 FPGA 协同工作，串行 IO 传输可以在最高的速度进行，从而提高了系统性能，对普通逻辑的巨大的资源，在困难面前高速串行接口设计中使用的去除。 通过一个可变延迟线的使用 cmpsync 技术，消除了建立时间和保持时间的问题。因为数据和时钟信号之间的偏移利用 idelay 元以弥补 PCB 布线，使设计者可以调整每个数据和时钟路径延迟（75ps 步进） ，数据采集的实现。 二、XCITE AI/O 终端技术（Active I/O terminal Tec） 提供一个控制终端阻抗匹配在 FPGA（DCI），这种技术是 XCITE 活跃的 I / O 终端技术。高速 PCB 板设计，I/O 终端实现阻抗匹配，以保持信号的完整性。传统的方法是在 PCB 端点匹配电阻线， 但大规模的 FPGA 使用数以百计的 I / O 和先进的包装技术，外部终端电阻几乎是不可能的。为了解决这个问题，所有的 Virtex-5 I/O 结构由第三代 9 Xilinx 的阻抗控制技术（XCITE）对活性的 I / O 终端，实现阻抗匹配。同时，积极的 I / O 终端电路还可以动态地消除由于工艺，电压和驱动强度变化引起的温度变化，提高设计的可靠性11。 三、Xesium 计数器 Virtex-5 具有时钟资源丰富，包括 32 个时钟输入，32 全局时钟网络，16 48 本地时钟网络和 8 24 时钟带。Xesium 时钟技术通过减少时钟抖动，斜周期畸变和责任，它提供了许多的时钟管理的特点，包括高达 20 的 DCM，8 相匹配的时钟分频器（PMCD）和 32 个全局时钟缓冲。Xesium 时钟技术消除象限和缓冲区的限制，使布局更加方便，时钟频率可达 550MHz。 四、RocketIO 发送与接收器 Virtex-5 LXT FPGA RocketIO GTP 8 24 收发器，包括 SONET OC-12，光纤通道支持，千兆以太网，PCI Express 和极光 10 种高速串行 IO。嵌入式 RocketIO GTP 的硬件模块的使用，可大大简化背板，线，开关的设计系统，服务器和存储系统，工程师可以在很短的时间内建立的芯片和电路板之间的高速连接， 以提供电子系统所需的数据带宽的一种新的时代12。 RocketIO 技术包括一下几点： 千兆位收发器技术的可使用第三代技术； 提供了 100Mbit/s 到 3.2gbit / s 的工作范围广，支持多速率的应用； 符合最广泛的芯片，背板和光学装置的标准和协议； 收发器达 24 个； 先进的 TX / RX 均衡技术。 完整的串行 I / O 的解决方案。 五、DSP48E 模块 Virtex-5 FPGA 的 DSP 的性能优良，DSP48E 块可以在 500MHz 的频率工作，和一个更大的 FPGA（XC5VLX330T）最多可以有 192 DSP48E 块，一般的数字信号处理能力的 105gmacs 能达到惊人，让设计者可以很方便地处理各种设计挑战，数字信号处理，如中间频率和基带下变频信道数目庞大，3G 扩频系统的码片速率处理 128 倍和高分辨率的 H.264、MPEG-4 编解码算法。 该 DSP48E 块是一个多功能的，粗糙的 DSP，使设计者可以有效地提高基于 FPGA的 DSP 系统强大的功能。 支持超过 40 种动态控制运行方式的 DSP48E 块， 包括乘法器，MAC，MAC / 3 输入加法器，减法器，桶形移位器，多总线多路复用器，各种计数器、比较器。 DSP48E 块支持加法链结构，可以有效地进行高性能滤波器和复杂的算术运算。 六、嵌入式以太网媒体访问控制器（MAC）模块 10 Virtex-5 LXT FPGA 包括一个内置的以太网连接，具有多达 4 个以太网媒体访问控制器（MAC）模块。 MAC 模块 性能简介如下： 符合 V3.E 802 标准 三态 EMAC-10101Mbit/s 模式，1001Mbits 模式，10101l001Mbit/s 模式 可编程的物理层接口（M、RGM、GMII、SGM） 可以实现无缝连接的 RocketIO 收发器 每次最多可以存储 1800 个逻辑单元 适用于网络管理或 FPGA 远程监测 可以提供完整的 RocketIO 收发器 2.2 FPGA 设计方法 一般来说，完整的 FPGA 设计流程包括 RTL 设计输入，功能仿真，优化，布局，时序分析，时序仿真，并下载调试测试这几个阶段，如图 2.1 所示 13 。 图2.1 FPGA 设计流程图 Fig 2.1 FPGA design flow chart 熟悉 FPGA 的设计流程，在设计过程中的灵活应用，可以加快工程进度，提高发展质量。 11 2.3 Xilinx FPGA 相关软件介绍 使用 ISE Xilinx FPGA 的，是必不可少的设计工具。ISE FPGA 可以完成所有的开发过程，包括输入，仿真，设计合成，布局，生成的点文件，配置和在线调试，非常强大。对于大多数的 FPGA 设计者，你可以使用 ISE 完成设计任务。 ISE 是一个集成开发环境，结合实际的大量工具，包括 HDL 编辑器(HDLEditor)，出口核能发电机（CORE Generator System），约束编辑器（Constraints Editor)，静态时序分析工具（Static Timing Analyzer），布局规划工具（FloorPlanner），FPGA 编辑工具（FPGA Editor）和功耗分析工具（XPower），这些工具可以帮助设计师完成设计任务，或提高工作效率。 在 FPGA 设计中，除了使用 ISE 软件的大部分功能，也可用于第三方仿真工具ModelSim 和 Xilinx 公司提供在线逻辑分析仪的工具_cllipscope Pro。 在这里， 两个软件，并使用在 ISE 法相结合做了简单的介绍。 231 Modelsim 软件 虽然 ISE 还提供了仿真工具 ModelSim 自身的发展，但最常用的仿真工具的 FPGA设计行业，在 ModelSim 仿真工具的设计经验，仿真速度会更快，而且还提供了功能更齐全。 Modelsim 是一个独立的 ModelSim 仿真工具，它不需要其他软件辅助工作时间。在ISE 软件集成开发环境 Modelsim 仿真软件的接口，通过从 ISE 集成环境接口直接启动Modelsim 仿真工具。如果你想从 ISE 集成开发环境开始进行直接的工具，需要注意以下内容： ISE 创建的项目属性，使用 modelsiin 作为仿真工具修改设置，并且需要正确设置进行安装路径 加入 ISE 的源代码和编译 ISE 测试夹具和测试台波形工具的使用提供电流设计测试模板（Testbench），增加激励的设计和测试模板 2.3.2 ChipScope Pro 软件介绍 ChipScope Pro 提供片上逻辑分析仪功能的 FPGA 调试，它类似于传统逻辑分析仪的功能，具有这种优势，可以观察到任何信号在 FPGA，FPGA 调试带来极大的便利，触发条件，数据的宽度和深度的设置也很方便，在实际工作中得到了广泛的应用。 Xilinx Chipscope Pro 可用于 FPGA 调试的全系列产品，它仅使用软件与 JTAG 电缆信号分析。ChipScope Pro 的主要功能是通过 JTAG 端口，在线，实时读出信号的 FPGA 12 实现。的基本原则是 ChipScope Pro FPGA 和 BLOCKRAM 内部逻辑的使用，根据用户设定的触发条件将信号保存 BLOCKRAM，然后发送到计算机通过 JTAG 端口，并显示在计算机屏幕上的时间波形。 ChipScope Pro 使用方法如下： 一般来说，当用户需要实例化 ChipScope Pro 两种核的设计：一是逻辑分析仪系统的集成（ILA 核心，集成控制器核分析仪的核心），提供触发采集和跟踪功能；二是核集成控制器（图标核心，集成控制器为核心，负责核心和 ILA）边界扫描端口通信，一个图标核心可以连接到 1 15 个核心。ChipScope Pro，ILA 核心根据用户设定的触发条件捕获数据，然后在图标核心控制，对计算机通过边界扫描端口上传，并给出用ChipScope Pro 分析仪的信号波形。 ChipScope Pro 包括三种类型：ChipScope Pro Core Generator、ChipScope Pro Core Inserter 和 ChipScope Pro Analyzer。 ChipScope Pro 两种方法： 第一个是 ChipScope Pro 核心与发电机和 ChipScope Pro 分析仪的应用。首先利用ChipScope Pro 核心发生器来产生所需的 IP，输出的 HDL 文件的结果，它描述了核心的定义和接口（没有内部的细节）；然后根据信息核实情况来设计自己的用户，同时需要观察的信号连接到 IP 端口，然后综合，布局布线，下载等操作，FPGA 的运行可以观察ChipScope Pro 分析仪波形。 第二是 ChipScope Pro 核心的插件和 ChipScope Pro 分析仪的应用。 这种方法比较简单，在全面的代码设计，利用 ChipScope Pro 芯插件直接进入的 IP 核，然后综合，布局，下载操作，术后观察 ChipScope Pro FPGA 中的波形分析仪。 由于第二种方法是容易改变和掌握， 所以后面部分的逻辑分析线的第二直接进入 IP核的方法。 13 3 TS201 链接口设计与实现 3.1 TS20l链接口简介 ADSP TS201 和 ADSP TSL101 比较， 最明显的环节的改善。 的 ADSP TS201 链路组成一个单一的终端连接到 LVDS 差分连接模式， 通过准双向口完全变为双向通信链路时钟，也可以在连接口中实现时钟速率，导致更高的速度比的 ADSP TSL101 链接，更高的数据吞吐量， 高可靠性。 的 ADSP TS201 有四个独立的全双工链路， 提供了一种快速，为处理器的内部或外部数据传输独立的通信机制， 它在系统之间通信的方法提供了一种阵列的点，也可以互相使用相同的 I / O 设备通信协议。 在本文中， 本章的内容， 这是通过在 Xilinx 的 FPGA 仿真链路协议， 从而实现 ADSP ts20l 和 Virtex-5 XC5VLX50T 之间的高速数据传输，在仿真设计，必须首先对 TS201 的链接结构的内容，通信协议有一个清晰的了解，从而做出正确的在 FPGA 的仿真设计。 3.1.1 ADSPTS201 链路口结构 每个链接 ts20l 有两个独立的通道可以同时运行，发射通道和接收通道，它是全双工模式。如图 3.1 所示，TS201 的链接结构，每个环节包括一个发射器和接收器两部分。两个缓冲区的传输信道，和接收缓冲区三，渠道包括 lbuftxx，lbufrxx 和 RX 临时缓冲区是 128 位的高速缓存，和移位寄存器是不能通过软件。 图 3.1 TS201 链路口结构 Fig 3.1 TS201 link structure 在实际传输 TS201 的链接结构，接收过程：ADSP TS201 的链路发送缓冲寄存器写入完成数据传输，从接收缓冲寄存器读取数据，完成数据的接收。只要发送移位寄存器 14 是空的，都写的发送缓冲区的数据将被复制到发送移位寄存器，然后发送。只有当接收移位寄存器为空， 或接收缓冲区有足够的空间来接收从移位寄存器接收全 4 话接收数据时，接收只允许输入的数据。 连锁经营是最理想的交叉口控制直接从接收缓冲区的数据移动。 如果接收缓冲区已满，然后将数据复制到一个临时的接收缓冲区，等待接收缓冲区为空，那么数据到接收从临时接收缓冲区。接收器通过 lxacko 信号来控制数据流，当 lxacko 高，该接收机可以接收数据，如果 lxacko 低，只有最多四个字符为 2 组（256 位的数据）。 链路口部分 引脚定义如下表所示： 表 3.1 (a)链路口发送通道 Tab 3.1(a) Linkport transmission channel pinout 信号 位宽 方向 说明 LxCLKOUTP 1 输出 O 链路口发送时钟 LVDSP LxCLKOUTN 1 输出 O 链路口发送时钟 LVDSN LxDATA03-0P 4 输出 O 链路口发送数据 30 LVDSP LxDATA03-ON 4 输出 O 链路口发送数据 30 LVDSN LxACKI 1 输入 I 接收应答，表明接收方准备好继续接收 LxBCMPO 1 输出 O 块完成标志 表 31(b)链路口接收通道 Tab 3.1 (b) Link receiving channel pinout 信号 位宽 方向 说明 LxCLKINP 1 输入 I 链路口发送时钟 LVDSP LxCLKINN 1 输入 I 链路口发送时钟 LVDSN LxDATA03-0P 4 输入 I 链路口发送数据 30 LVDSP LxDATA03-ON 4 输入 I 链路口发送数据 30 LVDSN LxACKO 1 输出 O 接收应答，表明接收方准备好继续接收 LxBCMPI 1 输入 I 块完成标志 3.1.2 ADSP TS201 链路口通信协议 链路端口通信， 无论是传输或接收， 可以是 1 或 4 位的数据总线， 控制 3 控制信号。1 链路口用针 lxdatiop / N 和 lxdato0p / N 为数据传输。 每个链路口有 2 个独立 通道可以同时通信，发送通道发出数据到外设，接收通道从外设读入数据。如图 3.2 所示。 15 图 3.2 通信协议时序图 Fig.3.2 Link-port communication protocol sequence diagram 链路端口通信协议如下： 第一数据（1 或 4）总是链路时钟（lxclkoutp）上升到发送； 最终数据（1 或 4）总是链路时钟（lxclkoutp）下降沿传输； 停止 lxclkoutp 较低时； 至少每 4 字的传输（128 位）。如果你使用 4 位的模式传输链路口需要 16 个时钟周期，如果我需要 64 个时钟周期模式传输链路口。以上介绍是这个最基本通信协议，如果加上 LxACKI 和 LxBCMPO 控制信号，则在上述协议基础上加上一些控制。 当 lxacki 检测到高水平，意味着接收缓冲区是空的，传输信道初始化。第一数据的第一个上升沿有效 lxclkoutp，最后的数据在时钟的下降沿之前发送链接。 当可变传输数据长度，发送者 lxbcmpo 信号接收数据块传输已经完成。当接收链路标识信息，通知 DMA 通道的数据块传输完成。然后，DMA 通道无论计数器是不是已经完成， 和数据块传输操作的实现。 在下游的第一 lxclkoutp 传播的最后一个 4 字lxbcmpo信号增加，指示块传输完成。在相同的 4 个词的 lxclkoutp 复位高下降沿结束。但在协议是 lxbcmpo 信号使用，发送控制寄存器的 LTC 板在 tbcmpe 位控制。 3.2 FPGA 与 TS20l 硬件连接及可行性分析 在 TS201 链路口设计的 FPGA 仿真， 需要连接到电路板， DSP 链路口部分和 FPGA，并在后期的调试。把下面的连接图及注意事项进行了： 16 图 3.3 FPGA 与 DSP 连接关系 Fig 3.3 FPGA and DSP hardware connection ADSP TS201 链是时钟的 LVDS 高速数据端口交叉锁，LVDS 是单端传输速度越高的比例，传输距离远差分信号标准。在接收机技术要求增加在 FPGA 端 100 终端电阻，作为调用差分 LVDS 模块的结果，自动与 100 欧姆匹配，所以不要在电路图中加上一个额外的终端电阻的需要。在印刷电路板的连接要注意匹配的问题，以确保所有的数据和时钟线具有相同的延迟。单端信号（lxacki，lxacko，lxbcmpi 和 lxbcmpo）线不严格要求的 PCB，但延迟时间应密切与差分信号。 从时钟以下，水平和 FPGA 仿真设计的可行性。 时钟实现了 PGA 为发送端，不需要特殊的时钟频率的限制，只需要限制，这是不超过 TS201 内核的最快速度。FPGA 作为接收端，只需要用 DSP 环节配合发送时钟速度。 接口传输电路 ts20l 可以提供 DSP 核心时钟 L 1.5， 2， 或 4 的频率。 在 NEX 5 FPGA，xesium 时钟技术可以提供多种时钟管理技术， 通过调用时钟管理模块可以在接收端接收DSP 链路口的传输频率的时钟。 差动级实现Xilinx FPGA 通过调用 ibufds，ibufgds，obufds 和 obufgds 实现LVDS 电平标准。Virtex-5 I / O 与电气设计规范根据 EIA/TIA LVDS，以便于系统和电 17 路板设计，可建立基于 LVI DSP 和 FPGA 之间的通信标准差 s_25水平）。和 Virtex-5差分单端模块，自动与100欧姆的终端电阻，从而减少了外接电阻。 接口数据通信使用 DDR 数据速率（双倍数据速率）的传输模式，双数据率，在链路时钟的上升沿和下降沿数据锁存器和驱动。 因为 Virtex-5 FPGA 逻辑和时间资源丰富，同时发送模块和接收模块，可以方便的实现双数据速率，满足接口数据格式，具体见下一节。 3.3 FPGA 仿真设计 利用 FPGA 和 ADSP ts20l 连接，连接的数据通信，是 ADSP TS201 的典型应用。链路端口通信有其自己的通信协议，FPGA 电路只需要进行与连接端口通信协议，按照设计，可以实现与 FPGA 通信链路端口。因为有了独立的 ADSP TS201 的链路发送和接收通道，因此相应的 FPGA 也需要采用不同的接收电路和发射电路。在本文中，接口数据传输使用 4 位模式。 3.3.1 FPGA 发送设计 一、发送结构设计 接口传输模块逻辑电路主要由两部分组成：发送模块和发送缓冲器模块。发送模块主要是用 ADSP TS201 LINK 口接收通道连接和时钟，数据打包。缓冲器模块配合发送模块的缓冲数据，与其他模块与 FPGA 的连接和数据传输功能的实现。电路结构如下图所示： 图 3.4 发送设计框图 Fig 3.4 Send the chain intersection design diagram 18 链路传输模块主要实现DDR数据，DDR与时钟合成和可选的错误检测和控制功能14。 DDR 数据。链路口的 8 位并行数据 Data7：O传输数据，被送往 4 DDR 模块的数据输入，在时钟传输 0 比特 3 上升沿，沿传输 4 比特下降 7，即每一个时钟周期内完成一个字节的数据传输。 时钟生成。发送时钟 90 度相位时钟 txclk90 DDR 模块的时钟输入，发送时钟使clockoe 作为数据输入，产生稳定的不连续的时钟，以满足对时钟和时钟数据链路协议的时序关系需求。 错误检查。使能信号 tvere，选择错误检查模块的使用。在 16 个连续的时钟周期（128 位）的 8 位并行数据被传送的积累，和用于校验和字节的低 8 位的积累，在第十七个时钟周期发送校验和清晰的积累，在第十八时钟发送空字节。16 字节传送的数据是唯一的 txdata，校验字节的 CSUM，空字节共同构成的接口发送数据。 接口传输缓冲模块由两部分组成：发送缓冲区和传输控制单元。 发送缓冲区主要完成模拟链路口与 FPGA 内部的数据宽度和速率匹配。通过调用异步 FIFO 来实现这一功能，不对称。 传输控制单元主要是用来控制传送缓冲器 FIFO 的读写控制，基于 lxacki 传输链路口的工作状态，并按照先进先出的，相应的 lxbcmpo。由于 TS201 链路协议的规定，为 128 位的数据传输单元。所以每次发送前检查的缓冲区和 lxacki 状态，如果没有 128 位的数据需要发送或 lxacki 为低的缓冲液，该链路口停止工作，时钟信号为低；否则，链路口开始发送数据的 128。 二、发送技术实现 发送模块设计是控制时钟和数据的关键， 并确保它们之间的相位关系， 即两个 DDR模块生成和相互相匹配。 要实现这一功能是使用了 FPGA 的关键内设有 180 度的独立双数据速率时钟 D 触发器一二相位差（fddrrse）。该 fddrrse 模块具有复位输入 R 的一组输入的时钟使能输入，CE，两组数据和 D0 和 C0 和 C1 的时钟，D1，和一个数据输出是否发送数据，发送时钟和 txclknot 高数据，和数据的低；随着时钟，该 txclk90not 和clockoe，txclk90 为低15。 19 时钟使用链路传输模块，发送时钟，txclknot，txclk90 和 txclk90not 是 DCM 模块提供了。为 66 米板输入时钟，通过全局时钟引脚接入 DCM 后，链接发送时钟的需要和时钟相位变换，从而保证传输数据和时钟的稳定性的方法。 发送缓冲区只需要调用 X 和慷慨，出口核产生所需的 FIFO。但应注意到传输链路和 FPGA 内部逻辑之间的连接问题，例如内部的数据宽度，和内部时钟频率的使用。 传输控制单元，控制逻辑是由 Verilog 总是模块实现，在总的模块，通过各种各样的状态变换实现 FIFO 读写使能和各种控制信号的变化。 三、仿真测试 在 XC5VLX50T 函数模拟传动链路口，输出的 8 位并行数据 data_for_tx 通过 DDR模块发送缓冲区，通过转换，0bufds，输出所需的差分数据和差分时钟。从功能仿真图，可以看到发送链接完成的功能是正确的。 图 3.5 发送链路口功能仿真图 Fig 3.5 Send link functional simulation 下图显示的布局，图形仿真接口定时发送，从图中可以看到，布局布线，时钟和数据通信稍移，但不影响功能的实现。 图 3.6 发送链路口布局布线后时序仿真 Fig 3.6 Simulation timing transmission chain intersection after the wiring layout 20 3.3.2 FPGA 接收设计 一、接收链路口的设计结构 链路接收模块的逻辑电路主要由两部分组成：接收模块和接收缓冲模块。接收模块用于 ADSP ts20l 和链路传输通道接口，时钟，数据包处理。接收缓冲区模块用于将接收模块的缓冲数据，与其他模块与 FPGA 的连接和数据传输功能的实现。电路结构如下图所示的16： 圈 3 7 接收链路口设计框图 Fig.3.7 Receive chain intersection design diagram 链路接收模块主要用于实现 DDR 数据接收和可选的纠错控制等。 DDR 数据。链路口的 8 位并行数据 Data7：O传输数据，被送往 4 DDR 模块的数据输入，在时钟传输 0 比特 3 上升沿，沿传输 4 比特下降 7，即每一个时钟周期内完成一个字节的数据传输。 错误检查。选择错误检查模块的使用，16 个连续的时钟周期的 8 位并行数据接收数据 （RXDATA） 输出到接收缓冲区， 并计算 16 个周期的数据添加本地校验。计算出的校验和比较收到的 8 位数据第十七次，如果比较结果相同，那么错误标志低电流 128 位的接收的数据是正确的；否则 err_flag 在高层次上，报告处理模块。 21 接收缓冲区主要完成模拟链路口与 FPGA 内部的数据宽度和速率匹配。通过调用异步 FIFO 来实现这一功能，不对称。 接收控制单元主要是用来控制传送缓冲器 FIFO 的读写，并根据 FIFO 的现状，给出了 lxacko 水平的变化。由于 TS201 链路协议的规定，ACK 信号为低电平，接收链路仍能继续接受 256 位数据。所以应该接收缓冲区的实时检测，如果缓冲区无法继续接受 256 位的数据，然后 lxacko 信号变为低电平，表示接收缓冲区的“全”，DSP 发送者不能继续发送数据；否则，DSP 信号保持高水平，使DSP 发送端发送数据。 二、接收链路技术 关键接收模块的设计是基于接口接收协议数据传输