存储系统4并行存储器和多模块交叉

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,3,.5,并行存储器,由于,CPU,和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高,CPU,和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。,空间并行技术,时间并行技术,双端口存储器,多模块交叉存储器,3,.5,并行存储器,解决途径,多个存储器并行工作,并行访问和交叉访问,设置各种缓冲器,通用寄存器,采用分层的存储系统,cache,（第,6,节）,虚拟存储系统（第,9,章）,3,.5,并行存储器,一、双端口存储器,1,、双端口存储器的逻辑结构,双端口存储器,由于同一个存储器具有,两组相互独立的读写控制电路,而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。举例说明，双端口存储器,IDT7133,的逻辑框图。如下页图。,3,.5,并行存储器,该,SRAM,容量大小为？,两个独立端口各拥有？,3,.5,并行存储器,2,、无冲突读写控制,当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制,(CE),和输出驱动控制,(OE),。读操作时，端口的,OE(,低电平有效,),打开输出驱动器，由存储矩阵读出的数据就出现在,I/O,线上。,3,、有冲突读写控制,当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了,BUSY,标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置,BUSY,标志,(BUSY,变为低电平,),，即暂时关闭此端口。,3,.5,并行存储器,4,、有冲突读写控制判断方法,当两个端口均为开放状态（,BUSY,为高电平）且存取地址相同时，出现读写冲突。判断逻辑可以使地址匹配或片使能匹配下降，并决定对哪个端口进行存取。,无论采用哪种判断方式，延迟端口的,BUSY,标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口,BUSY,标志才进行复位而打开此端口。,3,.5.1,双端口存储器,3,.5,并行存储器,二、多模块交叉存储器,一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：,一种是顺序方式（见上图），,一种是交叉方式（见下图）。,可以看出，在,顺序方式,中，访问地址按顺序分配给各个模块。某个模块进行存取时，其他模块不工作。在,交叉方式,中，连续地址分布在相邻的不同模块中，因此对于连续字的成块传送，交叉方式的存储器可以实现多模块流水式并行存取，大大提高存储器带宽。,3,.5,并行存储器,假设有,n,个存储体，每个存储体的容量为,m,个存储单元,顺序方式：,每个存储体内的地址,片选，存储体选择,3,.5,并行存储器,1,、顺序方式,例,M0,M3,共四个模块，则每模块,8,字。,顺序方式：,M0,：,0,7,M1,：,8,15,M2,：,16,23,M3,：,24,31,5,位地址组织如下：,X X,X X X,高位选模块，低位选块内地址,特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。,3,.5,并行存储器,2,、交叉方式,（可以实现多模块流水式并行存取）,每个存储体内的地址,片选，存储体选择,3,.5,并行存储器,例,交叉方式,M0,：,0,，,4,.,除以,4,余数为,0,M1,：,1,，,5,.,除以,4,余数为,1,M2,：,2,，,6,.,除以,4,余数为,2,M3,：,3,，,7,.,除以,4,余数为,3,5,位地址组织如下：,X X X,X X,高位选块内地址，低位选模块,特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。,3,.5,并行存储器,3,、,多模块交叉存储器的基本结构,右图为四模块交叉存储器结构框图。主存被分成,4,个相互独立、容量相同的模块,M0,，,M1,，,M2,，,M3,，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与,CPU,传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。,3,.5,并行存储器,通常在一个存储器周期内，,n,个存储体必须分时启动，则各个存储体的启动间隔为,（,n,为交叉存取度）,整个存储器的存取速度有望提高,n,倍,例,5,设存储器容量为,32,字，字长,64,位，模块数,m=4,，分别用顺序方式和交叉方式进行组织。存储周期,T=200ns,，数据总线宽度为,64,位，总线传送周期,=50ns,。若连续读出,4,个字，问顺序存储器和交叉存储器的带宽各是多少,?,解：顺序存储器和交叉存储器连续读出,m=4,个字的信息总量都是：,q=64b4=256b,顺序存储器和交叉存储器连续读出,4,个字所需的时间分别是：,t2=mT=4200ns=800ns=810,-7,s,t1=T+(m-1)=200ns+150ns=350ns=3510,-7,s,顺序存储器和交叉存储器的带宽分别是：,W2=q/t2=256b(810,-7,)s=320Mb/s,W1=q/t1=256b(3510,-7,)s=730Mb/s,二模块交叉存储器举例,二模块交叉存储器举例,3,.5,并行存储器,相联存储器,原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址,组成：见下一页图,主要用途：在虚拟存储器中存放段表、页表和快表，也可以作,Cache,的行地址,3,.5,并行存储器,