微处理器的硬件特性

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第五章 微处理器的硬件特性,(4学时),第二节 总线控制逻辑,(2学时),现代计算机接口技术,退 出,第一节,8088引脚功能,(2学时),知 识 概 述,第一节 8088引脚功能,8088为40条引线、双列直插式封装。它们的40条引线排列如,图5.1,所示。8088有最小组态（单微处理器组成的小系统）和最大组态（多处理器系统）两种工作模式，从图5.1所示，大部分引脚在两种组态下功能是一样的，只有8根引脚的名称及功能不同（24脚31脚）。由于在PC机内，8088工作于最大组态，所以在引脚功能介绍时，为了突出重点我们只介绍最大模式的引脚功能。,封装技术,退 出,现代计算机接口技术,5.1.1 8088总线周期概念,1.指令周期：CPU执行一条指令的时间（包括取指令和执行完该指令所需的全部时间）称为一个指令周期。,2.总线周期：通过外部总线对存储器或I/O端口进行一次读/写操作的过程称为总线周期。因此，一个指令周期由若干个总线周期组成。而一个总线周期由若干时钟周期T组成。,3.时钟周期：也就是系统主时钟频率的倒数，它是CPU的基本时间计量单位，例如，某CPU的主频为5MHz，则其一个时钟周期就是200ns，若主频为10MHz，则一个时钟周期为100ns。,退 出,现代计算机接口技术,8086/8088CPU的一个基本总线周期由4个时钟周期（T1，T2，T3，T4）组成，时钟周期也称为时钟状态，即T1状态、T2状态、T3状态和T4状态。每一个时钟周期（时钟状态）内完成一些基本操作。例如：,在T1状态，CPU往数据/地址多路复用总线上发出访问存储器或I/O端口的地址信息。,在T2状态，CPU从总线上撤销地址，若为读周期发出“RD”控制信号，使数据/地址多路复用总线的低8位处于高阻抗状态，以便CPU有足够的时间从输出地址方式转变为输入数据方式，接着在T3T4期间，CPU从总线上接收数据。若为写周期发出“WR”控制信号，由于输出数据和输出地址都是写总线过程，因而不需要缓冲时间，CPU在T2T4期间把数据放到总线上。,在T3状态，数据/地址分时复用线的低8位上出现由CPU输出的数据或为CPU从存储器或I/O端口读入的数据。,在T4状态，8088完成数据传送，是控制信号变为无效，结束总线周期。,现代计算机接口技术,退 出,5.1.2 8088的地址和数据线,AD7AD0：8位地址/数据总线，分时复用、双向、三态。,A15A8：地址线，三态输出。,A19/S6A16/S3：地址/状态线，分时复用、输出、三态。在总线周期的T1状态作地址线用，A19A16输出高4位地址。在总线周期的T2,T4状态作状态线用，S6S3输出状态信息，其中：S6恒为0。S5指示中断允许标志IF的当前状态，S5 1，表示当前允许可屏蔽中断请求，S5=0，则禁止一切可屏蔽中断。S4和S3用以指示是哪一个段寄存器正在使用，其编码和使用的段寄存器如下：00为ES，01为SS，10为CS，11为DS。,退 出,现代计算机接口技术,5.1.3 微型计算机的基本工作方法,NMI：不可屏蔽中断申请信号，输入、上升沿有效。,不可屏蔽中断申请不受中断允许标志IF的影响,，一旦从NMI引脚收到一个正跳变触发信号，CPU在当前指令执行完成，便自动引起一个类型码为2的中断，并转入执行与中断类型码相对应的不可屏蔽中断服务程序。,INTR：可屏蔽中断申请信号，输入、高电平有效。,受CPU内部中断允许标志位的控制,。CPU用STI指令可使中断允许标志IF置1，用CLI指令可使IF清0，从而可实现中断允许或屏蔽。,RESET：复位信号，输入、高电平有效。,退 出,现代计算机接口技术,READY：准备就绪信号，输入、高电平有效。,CPU在每个总线周期的T3状态检测Ready信号线,，如果Ready为低电平，表示数据末准备好，则在T3状态结束后CPU插入一个或几个TW等待状态，直到Ready信号有效后，才进入T4状态，完成数据传送过程。,TEST：测试信号，输入、低电平有效。TEST信号是和等待指令WAIT配合使用的信号。,QS1、QS0：指令队列状态信号，输出，高电平有效。这两个信号的组合用来指示CPU中指令队列的当前状态。QS1、QS0的代码组合与对应的操作定义如,表5.1,所示。,S2、S1、S0：总线周期状态信号，三态、输出。在最大模式系统中，总线周期状态信号S2、S1、S0用来指示当前总线周期所进行的操作类型。S2、S1、S0的编码与总线操作类型的对应关系如,表5.2,所示。,退 出,现代计算机接口技术,LOCK：总线封锁信号，三态、输出、低电平有效。LOCK信号可由指令前缀LOCK来设置。,RQ/GT0、RQ/GT1：总线请求信号（输入）总线请求允许（输出），双向、低电平有效。在最大模式中，这两个信号用来供CPU以外的两个协处理器发出总线请求（RQ）和接收CPU对其总线请求信号的响应信号（GT0，GT1）。其中RQ/GT0比RQ/GT1有更高的优先级。,RD：读信号，三态、输出、低电平有效。RD信号有效，表示CPU正在对存储器或IO端口进行读操作。,MN/MX：最小最大工作模式控制信号，输入。当MNMX接高电平时，则CPU工作在最小模式。当MNMX接低电平时，则CPU工作在最大模式。,SSO：系统状态输出信号，输出。在最小模式下，该信号与其它两个信号一起反应8088总线操作类型。在最大模式下，该引脚输出恒为高电平。,退 出,现代计算机接口技术,5.1.4 电源和时钟,CLK：时钟信号，输入。,Vcc、GND：80868088 CPU需要的电源Vcc为+5V，GND为地线。,退 出,现代计算机接口技术,第二节 总线控制逻辑,5.2.1 总线的缓冲与分离,退 出,现代计算机接口技术,一、总线的分离,图5.2,描述了8088微处理器的地址与数据线的分离。在这种情况下，使用了两片74LS373锁存器来分离地址/数据总线AD7AD0和地址/状态线A19/S6A16/S3。,二、总线的缓冲,如果任一总线引线上负载超过10个芯片，则整个8088系统必须经过缓冲。,图5.3,描述了8088微处理器总线的缓冲。,5.2.2 总线时钟发生器,8284A就是供Intel系列CPU使用的时钟发生器，它由时钟电路、复位电路、准备就绪电路3部分组成，8284的引脚图及框图如,图5.4,所示。,一、时钟发生电路,时钟发生电路由晶体振荡器和分频器组成。其相应的引脚是：,X1，X2：晶振输入。,EFI：外部振荡脉冲输入。当F/C端输入高电平时，分频器的脉冲EFI输入，输入的脉冲应是方波，频率为系统时钟CLK的3倍。,退 出,现代计算机接口技术,F/C：脉冲源选择，输入。若F/C接地电平，则系统时钟CLK由晶体振荡器分频产生；若F/C接高电平，则CLK由EFI输入的脉冲分频产生。,CSYNC：同步信号，输入、高电平有效。它是用来使多个8284同步，以提供同步的CLK。,OSC：晶振输出。其频率为晶振频率。,CLK：系统时钟，输出。提供给8088及系统的时钟信号。,PCLK：外围电路时钟信号，输出。提供给8088系统外围电路的时钟信号。,退 出,现代计算机接口技术,二、复位电路,复位电路由一个施密特触发器和一个同步触发器组成。,RES：复位信号，输入、低电平有效。一般由RC放电回路组成按钮复位电路产生。,RESET：复位信号，输出、高电平有效。提供给8088及系统的复位信号。,三、准备就绪电路,准备就绪电路由两个D触发器和一些门电路组成。,AEN1、AEN2：对应RDY1、RDY2的允许控制信号，输入、低电平有效。当AEN为低电平时，使RDY起作用。,在8088系统中，8284与CPU的连接如,图5.5,所示。,退 出,现代计算机接口技术,5.2.3 总线控制器,8288的框图及引脚如,图5.6,所示。,一、总线命令信号,由CPU输入的总线状态信号S2S0经内部状态译码器译码后，经命令信号发生器产生总线命令信号。它们是：,MRDC：读存储器命令，输出、低电平有效。,MWTC、AMWC：写存储器命令，输出、低电平有,效。其中AMWC是提前写存储器命令。它比MWTC提前一个时钟周期产生。,IOR：读I/O端口命令，输出、低电平有效。,退 出,现代计算机接口技术,IOW、AIOW：写IO端口命令，输出、低电平有,效。其中AIOWC是提前写IO端口信号，它比IOWC提,前一个时钟周期出现。,INTA：中断响应信号，输出、低电平有效。通知申请,中断的外设，中断申请已被响应，将“中断类型码”放在数,据总线上。,二、总线控制信号,ALE：地址锁存允许信号，输出、下沿有效。在任,何个总线周期的T1状态，ALE输出有效（为正脉冲）。,DEN：数据允许信号，三态、输出、低电平有效。,在CPU访问存储器或IO端口的总线周期及中断响应周期,中，DEN都变为低电平有效。,退 出,现代计算机接口技术,DT/R：数据发送接收控制信号，三态、输出。,DT/R信号用来控制总线驱动器74LS245的数据传送方,向。当DT/R 1时，CPU向外发送数据，当DT/R 0,时，CPU从外部接收数据，完成读操作。,MCEPDEN：主控级联允许/外设数据允许信号，输,出。这是一个具有双重功能的控制信号，其功能与IOB信,号有关，当IOB接地，8288工作于系统总线方式时，MCE,有效（高电平），可控制将主8259A向从8259A输出的地,址CAS2CAS0进行锁存。当IOB接高电平时，8288工作,在IO总线方式，执行PDEN的功能，用来控制外设通过,IO总线传送数据。,现代计算机接口技术,退 出,三、控制输入信号,IOB：I/O总线方式控制信号，输入，高电平有效。当IOB接高电平时，则8288工作于I/O总线方式。当IOB接地时，8288处于系统总线工作方式。,CEN：命令允许信号，输入、高电平有效。CEN有效时，允许8288输出全部的总线控制信号和命令信号，CEN无效时，总线控制信号和命令信号端均呈高阻抗状态。,AEN：地址允许信号，输入、低电平有效。当AEN为高电平时，所有总线命令信号引脚为高阻态。,图5.7,为最大模式的8088系统。,现代计算机接口技术,退 出,图5.1,8088引脚图,退 出,现代计算机接口技术,RQ/GT0,RQ/GT1,表5.1 QS1、QS0的组合及对应含义,退 出,现代计算机接口技术,QS1,QS0,性能,0,0,无操作,0,1,将指令首字节送入指令队列,1,0,队列为空,1,1,将指令其余字节送指令队列,表5.2 s2,、,s1、s0编码与对应的总线操作类型,退 出,现代计算机接口技术,总线操作类型,0,0,0,取指,0,0,1,中断响应,0,1,0,写存储器,0,1,1,写I/O端口,1,0,0,读存储器,1,0,1,读I/O端口,1,1,0,无作用,1,1,1,暂停,图5.28088微处理器的地址总线的分离,退 出,现代计算机接口技术,图5.3 经过完全缓冲的微处理器,退 出,现代计算机接口技术,图5.48284引脚图及框图,退 出,现代计算机接口技术,图5.5与的连接,退 出,现代计算机接口技术,图5.68288总线控制器的引脚图及框图,退 出,现代计算机接口技术,图5.7 最大模式的系统,现代计算机接口技术,退 出,知识概述,基本概念：指令周期，总线周期，时钟周期，CPU的三大总线,重点：总线的缓冲与分离，系统总线控制权的切换,难点：CPU控制总线引脚的含义,退 出,现代计算机接口技术,封装技术,从CPU诞生的那一天起，其封装技术就经历了多种变化。直到Pentium时代，封装形式才基本上稳定下来。80X86系列的CPU从8088开始经历了DIP、PQFP、PFP、PGA、BGA等多种在集成电路芯片中使用过的封装技术，其技术性能越来越强，适应的工作频率越来越高，而且耐热性能也越来越好，芯片面积与封装面积之比越来越接近于11。了解C