译码器与编码器

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,2.5.1 译码器和数字显示,译码是编码的逆过程，即将某二进制翻译成电路的某种状态。,一、二进制译码器,二进制译码器的作用：,将,n,种输入的组合译成2,n,种电路状态。也叫,n,-2,n,线译码器。,译码器的输入,一组二进制代码,译码器的输出,一组高低电平信号,1,&,&,&,&,A,1,A,0,2-4线译码器74LS139的内部线路,输入,控制端,输出,2,74LS139的功能表,“,”表示低电平有效。,3,74LS139,管脚图,一片139种含两个2-4译码器,4,3位二进制译码器,真值表,输,入,：3位二进制代码输,出,：8个互斥的信号,5,逻辑表达式,逻辑图,电路特点,：与门组成的阵列,6,集成二进制译码器74LS138,A,2,、,A,1,、,A,0,为二进制译码输入端，为译码输出端（低电平有效），,G,1,、为选通控制端。当,G,1,1、时，译码器处于工作状态；当,G,1,0、时，译码器处于禁止状态。,7,真值表,输,入,：自然二进制码,输,出,：低电平有效,8,74LS138的级联,9,二、二十进制显示译码器,二-十,进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到,显示译码器,。,显示器件：,常用的是,七段显示器件。,b,c,d,e,f,g,a,10,按内部连接方式不同，七段数字显示器分为,共阳极,和,共阴极,11,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,七段显示器件的工作原理：,12,显示译码器,：,1,14,74LS49,B,C,B,I,D,A,e,a,b,c,d,f,g,U,cc,GND,74LS49的管脚图,消隐控制端,13,74LS49的功能表（简表）,输 入,输 出,显 示,D,A,B,I,a,g,1,0,XXXX,消隐,8421码,译码,显示字型,完整的功能表请参考网络资源。,14,74LS49,与七段显示器件的连接,：,74LS49是集电极开路，必须接上拉电阻,b,f,a,c,d,e,g,b,f,a,c,d,e,g,B,I,D,C,B,A,+5V,+5V,15,2.5.2 编码器,所谓,编码,就是赋予选定的一系列二进制代码以固定的含义。,n,个二进制代码（,n,位二进制数）有2,n,种不同的组合，可以表示2,n,个信号。,一、二进制编码器,二进制编码器的作用：,将一系列信号状态编制成二进制代码。,16,例：,用与非门组成三位二进制编码器。,-,八线-三线编码器,设八个输入端为I,0,I,7,，八种状态，与之对应的输出设为A,0,、A,1,、A,2,，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图,。,17,3位二进制编码器有8个输入端，3个输出端，所以常称为8线3线编码器，其功能真值表见下表：,（,输入为高电平有效，即是输入用原变量表示,）,18,由真值表写出各输出的逻辑表达式为：,用门电路实现逻辑电路：,19,二、二-十进制编码器,二-十进制编码器的作用：,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,需要几位输出？,四位,输入：I,0,I,9,输出：F,3,F,0,列出状态表如下：,20,状态表,21,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设,I,7,的优先级别最高，,I,6,次之，依此类推，,I,0,最低。,真值表,三、3位二进制优先编码器,22,逻辑表达式,23,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,24,集成3位二进制优先编码器,ST为使能输入端，低电平有效。,Y,S,为使能输出端，通常接至低位芯片的端。,Y,S,和ST配合可以实现多级编码器之间的优先级别的控制。Y,EX,为扩展输出端，是控制标志。Y,EX,0表示是编码输出；Y,EX,1表示不是编码输出。,集成3位二进制优先编码器74LS148,25,集成3位二进制优先编码器74LS148的真值表,输,入,：逻辑0(低电平）有效,输,出,：逻辑0(低电平）有效,26,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,27,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,2.6.1 数值比较器,设,A,B,时,L,1,1；,A,B,时,L,2,1；,A,B,时,L,3,1。得1位数值比较器的真值表。,一、1位数值比较器,28,逻辑表达式,逻辑图,29,二、4位数值比较器,30,真值表中的输入变量包括,A,3,与,B,3,、,A,2,与,B,2,、,A,1,与,B,1,、,A,0,与,B,0,和,A,与,B,的比较结果，,A,B、A,B,、,A,B,必须预先预置为0,，最低4位的级联输入端,A,B,和,A,=,B,必须预先预置为0、1。,34,并联扩展,35,1 1 0 1,1 0 0 1,+,举例：A=1101,B=1001，计算A+B。,0,1,1,0,1,0,0,1,1,加法运算的基本规则,：,(1)逢二进一。,(2)最低位是两个数最低位的叠加，不需考虑进位。,(3)其余各位都是三个数相加，包括加数被、加数和低位来的进位。,(4)任何位相加都产生两个结果：本位和、向高位的进位。,用半加器实现,用全加器实现,2.6.2 加法器,36,一、半加器,半加运算不考虑从低位来的进位。设：,A-加数；B-被加数；S-本位和；C-,进位。,真值表,37,逻辑图,半加器,A,B,C,S,逻辑符号,=1,&,A,B,S,C,38,二、全加器：,a,n,-加数；b,n,-被加数；c,n-1,-低位的进位；s,n,-本位和；c,n,-进位。,真值表,39,半加和：,所以，全加和：,a,n,b,n,c,n-1,s,n,c,n,全加器,逻辑图,逻辑符号,半加器,半加器,1,a,n,b,n,c,n-1,s,n,c,n,s,s,c,c,40,全加器,SN74LS183,的管脚图,1,14,SN74LS183,1a,n,1b,n,1c,n-1,1c,n,1s,n,2c,n-1,2c,n,2s,n,2a,n,2b,n,U,cc,GND,41,例：多位数加法器,4位串行进位加法器,42,并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,43,超前进位发生器,44,加法器的级连,集成二进制4位超前进位加法器,45,作业,1.用74LS138设计少数服从多数电路。,2.用74LS138设计二-十进制译码电路（需两片）。,3.用74LS148和与非门设计8421BCD码优先编码器。,4.74LS153、74LS155、74LS139、74LS138等两片甚至四片及以上的扩展电路要求会画。,46,