南邮数电-时序逻辑电路

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2019年11月23日星期六,第六章 时序逻辑电路,#,12 十一月 2024,第六章 时序逻辑电路,1,第三节 时序电路的设计,一、同步时序电路的设计,(1),作原始状态转移表或原始状态转移图；,(2),化简原始状态转移表；,1.,设计步骤,2.,设计举例,(3),状态编码（状态分配）；,(4),选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的 激励函数和电路的输出函数。,12 十一月 2024,第六章 时序逻辑电路,2,第三节 时序电路的设计,一、同步时序电路的设计,1.,设计步骤,(1),根据要求，建立原始状态转移表或原始状态转移图；,输入,/,出变量个数；,状态间的转换关系（输入条件、输出要求）,状态个数；,12 十一月 2024,第六章 时序逻辑电路,3,(4),选定触发器类型并根据二进制状态转移表（,或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数,(,方法：列卡诺图进行化简,),；,(6),作逻辑电路图,。,(2),化简原始状态转移表（状态简化或状态合并）；,(3),进行状态编码（也称状态分配）；,(5),自启动性检查,；,12 十一月 2024,第六章 时序逻辑电路,4,2.,设计举例,(1),作原始状态转移表或原始状态转移图,例,6.3.1 1001,序列检测器的功能是每当检测到有序列码,1001,输入时，输出为,“,1,”,，其余情况下输出均为,“,0,”,。试建立该检测器的原始状态转移图和原始状态转移表。,12 十一月 2024,第六章 时序逻辑电路,5,解：输入变量为,X,、输出变量为,Z,；,检测器,X,CP,Z,图,6.3.1,例,6.3.1,的示意图,初态（没有序列信号输入时电路的状态）为,S,0,若,X,恰为,1001,，则状态转移图如图,6.3.2,所示。,状态个数的确定；,12 十一月 2024,第六章 时序逻辑电路,6,状态间的转换关系,S,0,1/0,0/0,1/1,0/0,图,6.3.2,例,6.3.1,的状态转移图,100,1,001,S,1,记忆电路中输入了一个,“,1,”,；,S,3,记忆电路中输入了“,100”,。,S,2,记忆电路中输入了,“,10,”,；,S,1,1,S,2,10,S,3,100,12 十一月 2024,第六章 时序逻辑电路,7,S,2,S,3,S,1,S,0,1/0,0/0,1/1,0/0,图,6.3.3,例,6.3.1,的原始状态转移图,0/0,1/0,1/0,0/0,11,101,1000,由于,X,是个随机信号所以原始状态转移图，,如图,6.3.3,所示。,X/Z,12 十一月 2024,第六章 时序逻辑电路,8,S(t),N(t)/Z(t),X=0,X=1,S,0,S,0,/0,S,1,/0,S,1,S,2,/0,S,1,/0,S,2,S,3,/0,S,1,/0,S,3,S,0,/0,S,1,/1,表,6.3.1,图,6.3.3,的原始状态转移表,12 十一月 2024,第六章 时序逻辑电路,9,(2),化简原始状态转移表,原始状态转移表,a.,完全描述的原始状态转移表；,b.,非完全描述的原始状态转移表；,12 十一月 2024,第六章 时序逻辑电路,10,从时序电路外部来看，只有输入,X,和输出,Z,，若分别以状态,A,和,B,为起始状态，在同一个可能出现的输入序列（由,X,端输入）的作用下，产生的输出序列（由,Z,端输出）相同。则称,A,和,B,等价。记作,AB,。,等价状态对,两状态等价须,同时满足,两大条件：,1.,输入相同、输出也相同,；,2.,在同一输入情况下，两状态的,次态相同,、,仍为原态,或,原状态的交错。,12 十一月 2024,第六章 时序逻辑电路,11,例,6.3.2,化简原始状态转移表,6.3.2,。,S(t),N(t)/Z(t),X=0,X=1,A,C/1,B/0,B,C/1,E/0,C,B/1,E/0,D,D/1,B/1,E,D/1,B/1,表,6.3.2,例,6.3.2,的原始状态转移表,12 十一月 2024,第六章 时序逻辑电路,12,进行顺序比较，作隐含表,解：作状态对图,A,B,C,D,E,D,C,B,BE,A,B,C,D,E,D,C,B,BE,BC,图,6.3.4(a),(b),12 十一月 2024,第六章 时序逻辑电路,13,进行关联比较,BE,A,B,C,D,E,D,C,B,BE,BC,图,6.3.4(c),AD,AD,AD,AD,BE,CC,CF,12 十一月 2024,第六章 时序逻辑电路,14,作最简状态转移表,a.,列出所有的,等价对,。,b.,列出,最大等价类,。,c.,进行状态合并，并列出最简状态表。,BC,、,DE,A,、,BC,、,DE,将,BC,合并为状态,b,，,DE,合并为,d,，,A,用,a,表示。,12 十一月 2024,第六章 时序逻辑电路,15,S(t),N(t)/Z(t),X=0,X=1,a,b/1,b/0,b,b/1,d/0,d,d/1,b/1,表,6.3.5,例,6.3.2,的最简状态转移表,12 十一月 2024,第六章 时序逻辑电路,16,S(t),N(t),X=0,X=1,A,C,B,C,10,01,10,00,X=1,X=0,Q,2,n+1,Q,1,n+1,Q,2,n,Q,1,n,Q,2,n+1,1,1,1,0,10,11,01,00,X,Q,2,n,Q,1,n,在,X,的某种输入下具有相同次态的现态,(3),状态编码（状态分配）相邻法,12 十一月 2024,第六章 时序逻辑电路,17,同一现态在相邻输入下的不同次态,S(t),N(t),X=0,X=1,A,B,C,10,01,00,X=1,X=0,Q,2,n+1,Q,1,n+1,Q,2,n,Q,1,n,Q,1,n+1,0,1,1,0,10,11,01,00,X,Q,2,n,Q,1,n,12 十一月 2024,第六章 时序逻辑电路,18,在,X,的所有输入下，都具有相同输出的现态,S(t),Z,X=0,X=1,A,0,1,B,0,1,Z,1,0,1,0,1,0,X,1,0,10,11,01,00,Q,2,n,Q,1,n,1,0,01,1,0,00,X=1,X=0,Z,Q,2,n,Q,1,n,12 十一月 2024,第六章 时序逻辑电路,19,例,6.3.3,对表,6.3.6,进行状态编码。,S(t),N(t)/Z(t),X=0,X=1,A,A/0,B/0,B,A/0,C/0,C,A/0,D/0,D,A/0,D/1,表,6.3.6,例,6.3.3,的状态转移表,12 十一月 2024,第六章 时序逻辑电路,20,解：,由状态数,M,确定代码位数,n,按优先级别确定应相邻的状态,a.X=0,时具有相同次态的现态为：,AB,、,AC,、,AD,、,BC,、,BD,、,CD,X=1,时具有相同次态的现态为：,CD,所以，,n=2,。,12 十一月 2024,第六章 时序逻辑电路,21,b.,同一现态在相邻输入下的不同次态为：,AB,、,AC,、,AD,、,AD,c.,在所有输入下都具有相同输出的现态：,AB,、,AC,、,BC,CD,、,AD,、,AB,或,AC,、其它,编码时应相邻的状态，按优先级别从高到低依次为：,状态编码,12 十一月 2024,第六章 时序逻辑电路,22,D,A,0,B,0,C,1,1,Q,2,Q,1,图,6.3.5,状态编码卡诺图,12 十一月 2024,第六章 时序逻辑电路,23,作二进制状态转移表,S(t),N(t)/Z(t),X=0,X=1,0,0,00/0,01/0,0,1,00/0,11/0,1,1,00/0,10/0,1,0,00/0,10/1,表,6.3.7,例,6.3.3,的二进制状态转移表,12 十一月 2024,第六章 时序逻辑电路,24,(4),选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数,例,6.3.4,设二进制状态转移表如表,6.3.8,所示，试设计实现该表功能的同步时序电路。,解：根据二进制状态转移表和触发器的激励表列出所要设计的同步时序电路的综合表。,12 十一月 2024,第六章 时序逻辑电路,25,表,6.3.8,例,6.3.4,的二进制状态转移表,0,1,0,Q,2,Q,1,01/0,00/0,1,01/1,00/0,0,10/0,00/0,0,X=1,X=0,Q,2,Q,1,/Z,n,n,n,+1,n,+1,12 十一月 2024,第六章 时序逻辑电路,26,表,6.3.9,例,6.3.4,的选用,DFF,和,JKFF,时的综合表,12 十一月 2024,第六章 时序逻辑电路,27,D,2,=X,Q,2,n,Q,1,n,D,1,=X,Q,2,n,+X,Q,1,n,Z=X,Q,1,n,0,0,1,1,0,0,0,0,10,11,01,00,X,Q,2,Q,1,D,2,n,n,1,1,0,1,0,0,0,0,10,11,01,00,X,Q,2,Q,1,D,1,n,n,0,1,0,1,0,0,0,0,10,11,01,00,X,Q,2,Q,1,Z,n,n,12 十一月 2024,第六章 时序逻辑电路,28,0,1,1,0,0,0,10,11,01,00,X,Q,2,Q,1,J,2,n,n,1,1,1,0,10,11,01,00,X,Q,2,Q,1,K,2,n,n,1,0,1,0,0,0,10,11,01,00,X,Q,2,Q,1,J,1,n,n,0,1,1,0,10,11,01,00,X,Q,2,Q,1,K,1,n,n,12 十一月 2024,第六章 时序逻辑电路,29,选用,JKFF,时，所设计的电路如图,6.3.7,所示。,J,2,=X,Q,1,n,K,2,=1,J,1,=X,K,1,=X,；,；,Q,2,n,12 十一月 2024,第六章 时序逻辑电路,30,图,6.3.7,例,6.3.4,的逻辑电路,12 十一月 2024,第六章 时序逻辑电路,31,作业题,6.2,6.3 (1),