了解TTL与非门(共43张PPT)

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第四章 门电路,第1页，共43页。,第四章 门电路,了解,TTL,与非门、集电极开路门和三态门的工作原理，熟悉它们的外特性及其应用。,熟悉,TTL,门电路及,CMOS,门电路的主要参数（工作速度、功耗、抗干扰能力、带负载能力），参数的物理意义和数值的量级。,第2页，共43页。,4.1,数字集成电路的特点与分类,半导体集成电路：采用外延生长、氧化、光刻、扩散等技术，将多个晶体管、电阻、电容等元件以及它们之间的连线做在一块半导体基片上所构成的电路。,按内部有源器件不同分类：,双极型数字集成电路（,TTL,电路）,MOS,型数字集成电路（,CMOS,电路）,第3页，共43页。,按集成度不同分类：,小规模集成电路（,SSI,）：,10,100,元件片 如各种逻辑门电路、集成触发器。,中规模集成电路（,MSI,）：,100,1000,元件片，如译码器、编码器、寄存器、计数器。,大规模集成电路（,LSI,）：,1000,10,5,元件片，如中央处理器，存储器。,超大规模集成电路（,VLSI,）：,10,5,元件以上片。,CPU,（,Pentium),含有元件,310,万,330,万个,第4页，共43页。,逻辑状态与正、负逻辑约定,在数字电路中，我们可以规定高电位为逻辑,1,，低电位为逻辑,0,，反之也可以规定低电位为逻辑,1,，高电位为逻辑,0,。前者叫做“正逻辑”约定，后者叫做“负逻辑”约定。,第5页，共43页。,u,o,1,0,0,1,高电位,低电位,正逻辑约定,负逻辑约定,第6页，共43页。,4.2,晶体管晶体管逻辑电路,(TTL,电路,),4.2.1,最简单的与门、非门和与非门电路,1.,二极管与门,设,U,IH,=+3V,；,U,IL,=0V,。二极管正向导通时的压降近似为,0,第7页，共43页。,输入,输出,F,A,B,0,0,0,0,1,0,1,0,0,1,1,1,输入,输出,F,A,B,0V,0V,0V,0V,3V,0V,3V,0V,0V,3V,3V,3V,电路的输入与输出电位,电路的真值表,由真值表可知，上面电路是一个与门,第8页，共43页。,2.,三极管非门,设,U,IH,=5V,；,U,IL,。三极管饱和时,U,CES,第9页，共43页。,输入,A,输出,F,0,1,1,0,输入,A,输出,F,0.2V,5V,5V,0.2V,电路的输入与输出电位,电路的真值表,由真值表可知，上面电路是一个非门,第10页，共43页。,+,3,晶体管与非门,第11页，共43页。,4.2.2 TTL,与非门电路,输入,输出,F,A,B,0,0,1,0,1,1,1,0,1,1,1,0,输入,输出,F,A,B,0.2V,0.2V,5V,0.2V,5V,5V,5V,0.2V,5V,5V,5V,0.2V,输入与输出电位,电路的真值表,第12页，共43页。,晶体管的结构示意图及电路符号,C,集电极,B,E,发射极,P,集电结,发射结,N,N,第13页，共43页。,第14页，共43页。,MOS,场效应管,P,型硅片作衬底，表面制作两个,N,型区，引出源极,(s),和漏极,(d),，覆盖一层,SiO2,，在漏源之间绝缘层上再制作一层金属铝，引出栅极,(g),。,金属,-,氧化物,-,半导体场效应管（,Metal-Oxide-semiconductor),电路符号,g,d,s,第15页，共43页。,P,沟道增强型,MOS,管,S,D,电流从,S,流入，,D,流出,P,沟道增强型,MOS,管,P60-61,第16页，共43页。,输出级：推拉式电路,第17页，共43页。,结论：,1.,输入高电位时，,T4,饱和,，,T3,截止，,U,OL,2.,I,IH,=40A;I,OL,=16mA (U,OL,=0.2V),饱和,第18页，共43页。,结论：,1.,输入低电位时，,T4,截止，,T3,导通，,U,OH,2.,I,IL,=1.6mA(,器件手册,);I,OH,=0.4mA (U,OH,=3.6V),第19页，共43页。,1 最简单的与门、非门和与非门电路,门1 T4 饱和 （Y1=0）,双极型数字集成电路（TTL电路）,超大规模集成电路（VLSI）：105元件以上片。,二极管正向导通时的压降近似为0,在前一级输出为最坏的情况下，后一级门的输入电压允许的变化幅度叫做噪声容限。,1 最简单的与门、非门和与非门电路,门1 T4 截止 （Y1=1）,N,1电压传输特性曲线：Vo=f（Vi）,4V,双极型数字集成电路（TTL电路）,了解TTL与非门、集电极开路门和三态门的工作原理，熟悉它们的外特性及其应用。,1电压传输特性曲线：Vo=f（Vi）,4V,了解TTL与非门、集电极开路门和三态门的工作原理，熟悉它们的外特性及其应用。,IIH=40A;IOL=16mA (UOL=0.,门1 T4 饱和 （Y1=0）,阈值电压UTH=UDD/2;,门2 T4 截止 （Y2=1）,小规模集成电路（SSI）：10100元件片 如各种逻辑门电路、集成触发器。,MOS型数字集成电路（CMOS电路）,超大规模集成电路（VLSI）：105元件以上片。,双极型数字集成电路（TTL电路）,MOS门电路互相连接时，门电路输出总要接到其他门电路的输入端，所以相当于带有电容性负载CL。,三极管饱和时UCES,双极型数字集成电路（TTL电路）,门1 T4 截止 （Y1=1）,TTL,与非门的电压传输特性,1,电压传输特性曲线：,V,o,=,f,（,V,i,）,当,u,I,增大到,1.4 V,左右时，输出电压,u,O,迅速下降，此时对应的输入电压值称为阈值电压,u,TH,第20页，共43页。,为了区别,1,和,0,两种逻辑状态，规定了输出高电位的下限,U,OH(min),，输出低电位的上限,U,OL(max),。,U,O,，为逻辑,1,状态,U,O,，为逻辑,0,状态,U,IH(min),：保证输出为低电位即,U,O,，输入高电位的下限（开启电压）。,U,IL(max),：保证输出为高电位即,U,O,，输入低电位的上限（关闭电压）。,第21页，共43页。,TTL,非门传输特性,U,IH(min),U,IL(max),第22页，共43页。,在前一级输出为最坏的情况下,，后一级门的输入电压允许的变化幅度叫做噪声容限。,高电位噪声容限,U,NH,=U,OH(min),U,IH(min),=2.4,2.0V=0.4V,第23页，共43页。,低电位噪声容限,U,NL,=U,IL(max),U,OL(max),=0.8,门电路噪声容限,=minU,NH,U,NL,噪声容限是用来说明门电路抗干扰能力大小的参数。,第24页，共43页。,扇出系数,N,O,：一个门能够驱动同类型门的最大数目,第25页，共43页。,扇出系数,N,0,=minN,OH,N,OL,第26页，共43页。,集电极开路门简称,OC,门,第27页，共43页。,U,CC,R,L,与普通,TTL,与非门相比，,OC,门去掉了,T,3,、,D,，使,T,4,集电极开路，并作为电路的输出端。,OC,门正常工作时，要外接一个上拉电阻,R,L,。,T,4,截止,输出为高电位,T,4,饱和,输出为低电位,第28页，共43页。,Y,1,Y,2,Y,1,2,第29页，共43页。,Y,1,和,Y,2,分开,连接后,门,1,T,4,饱和 （,Y,1,=0,）,门,2,T,4,饱和 （,Y,2,=0,）,Y=0,门,1,T,4,饱和 （,Y,1,=0,）,门,2,T,4,截止 （,Y,2,=1,）,Y=0,门,1,T,4,截止 （,Y,1,=1,）,门,2,T,4,饱和 （,Y,2,=0,）,Y=0,门,1,T,4,截止 （,Y,1,=1,）,门,2,T,4,截止 （,Y,2,=1,）,Y=1,T,4,R,L,U,CC,T,4,OC,门,1,OC,门,2,Y,1,Y,2,Y,实现了与功能，称为线与。,第30页，共43页。,三态,TTL,门,三态,TTL,门与普通,TTL,门不同，它的输出端除了可以出现高、低电位（正常工作状态，低阻输出），还可以出现第三种状态,高阻状态（或称阻塞状态、禁止状态）,A,、,B,输入端,F,输出端,G,控制端,第31页，共43页。,三态门,输入,输出,F,G,A,1,0,高阻态,1,0,0,0,1,1,第32页，共43页。,三态门最重要的一个用途是可以实现用同一根导线轮流传送不同的数据或信号，这根线叫做总线。,第33页，共43页。,4.3 CMOS,逻辑电路,4.3.1 CMOS,反相器,第34页，共43页。,CMOS,反相器传输特性,2.,阈值电压,U,TH,=U,DD,/2;,U,DD,=5V,U,TH,1.U,OH,5V;,U,OL,0V,3.U,NL,=U,NH,1.4V(CMOS)0.4V(TTL),COMS,反相器抗干扰能力强,第35页，共43页。,MOS,门电路互相连接时，门电路输出总要接到其他门电路的输入端，所以相当于带有电容性负载,C,L,。,与,TTL,不同，,MOS,管的栅极电流极小，,CMOS,门的扇出系数取决于负载电容的大小和工作速度的要求，即驱动的门数越多，负载电容越大，充放电时间越长，工作速度越慢。,第36页，共43页。,CMOS,传输门,A,和,A,控制传输门的通断：,A,U,DD,A,0V,时，传输门接通,A,0V A,U,DD,时，传输门断开,左下图,u,I,由,0V,变为,U,DD,时，,C,L,充电 右下图,u,I,由,U,DD,变为,0V,时，,C,L,放电,逻辑符号见,P286,附录,第37页，共43页。,第38页，共43页。,第39页，共43页。,第40页，共43页。,第41页，共43页。,第42页，共43页。,第43页，共43页。,