第05章存储器原理与接口1课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第五章 存储器原理与接口,存储器分类,存储器结构,8086,CPU,最小模式下总线产生,存储器接口,5.1,存储器分类,一、有关存储器几种分类,存储介质分类,半导体存储器,磁盘和磁带等磁表面存储器,光电存储器,按存取方式分类,随机存储器,RAM (Random Access Memory),只读存储器,ROM,（,Read-Only Memory,）,串行访问存储器,(Serial Access Storage),按在计算机中的作用分类,主存储器,(,内存,),辅助存储器,(,外存,),高速缓冲存储器,二、半导体存储器的分类,1,、随机存取存储器,RAM,2,、,只读存储器,ROM,二、半导体存储器的分类,1,、随机存取存储器,RAM,a.,静态,RAM,（,ECL,，,TTL,，,MOS,）,b.,动态,RAM,2,、只读存储器,ROM,a.,掩膜式,ROM,b.,可编程的,PROM,c.,可用紫外线擦除、可编程的,EPROM,d.,可用电擦除、可编程的,E,2,PROM,等,绝缘层,浮动栅雪崩注入式,MOS,管,可用紫外线擦除、可编程的,EPROM,编程,使栅极带电,擦除,EPROM,芯片上方有一个石英玻璃窗口,当一定光强的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态。,一般照射2030分钟后，读出各单元的内容均为,FFH，,说明,EPROM,中内容已被擦除。,浮栅隧道氧化层,MOS,管,Flotox,(Floating gate Tunnel Oxide)：,浮栅与漏区间的氧化物层极薄（,20,纳米以下），称为隧道区。当隧道区电场大于,10,7,V/cm,时隧道区双向导通。,当隧道区的等效电容极小时，加在控制栅和漏极间的电压大部分降在隧道区，有利于隧道区导通。,擦除和写入均利用隧道效应,10ms,可用电擦除、可编程的,E,2,PROM,分 类,掩模,ROM,可编程,ROM（PROM）,可擦除可编程,ROM（EPROM）,随机存储器,RAM,静态存储器,SRAM,动态存储器,DRAM,按功能,(Read- Only Memory),(Random Access Memory),(Programmable ROM),(Erasable PROM),UVEPROM,EEPROM,只读存储器,ROM,Flash Memory,(Ultra-Violet),(Electrically),电可擦除,紫外线擦除,(Static RAM),快闪存储器,(Dynamic RAM),只能读出不能写入,断电不失,还可以按制造工艺分为双极型和,MOS,型两种。,主要指标：存储容量、存取速度。,存储容量,:,用字数,位数表示，也可只用位数表示。如，某动态存储器的容量为,10,9,位/,片。,三、 多层存储结构概念,1,、核心是解决容量、速度、价格间的矛盾，建立起多层存储结构。,一个金字塔结构的多层存储体系 充分体现出容量和速度关系,2,、 多层存储结构,寄存器,Cache(,高速缓存,),内存,磁盘,磁道、光盘,Cache,主存层次 ：,解决,CPU,与主存的速度上的差距 ；,主存,辅存层次 ：,解决存储的大容量要求和低成本之间的矛盾 。,5.2,、 主存储器结构,一、 主存储器的主要技术指标,存储容量,存取速度,可靠性,功耗,1,、容量,存储容量,存储器可以容纳的二进制信息量称为存储容量（寻址空间，由,CPU,的地址线决定）,实际存储容量：在计算机系统中具体配置了多少内存。,2,、存取速度,存取时间,是指从启动一次存储器操作到完成该操作所经历的时间,，,又称为,读写周期。,SDRAM: 12ns 10ns 8ns,RDRAM:1ns 0.625ns,3,、可靠性,可靠性是用平均故障间隔时间来衡量,（,MTBF, Mean Time Between Failures,）,4,、,功耗,功耗通常是指每个存储元消耗功率的大小,二、主存储器的基本组成,MOS,型器件构成的,RAM,，,分为静态和动态,RAM,两种，静态,RAM,通常有,6,管构成的触发器作为基本存储电路静态存储单元，动态,RAM,通常用单管组成基本存储电路。,1,、静态存储单元,（,2,）动态存储单元,（,3,）、结构,地址译码,输入输出控制,存储体,地址线,控制线,数据线,存储体,译码器,输入输出控制,单,译码结构,地址译码器：接收来自,CPU,的,n,位地址，经译码后产生,2,n,个地址选择信号，实现对片内存储单元的选址。,控制逻辑电路：接收片选信号,CS,及来自,CPU,的读,/,写控制信号，形成芯片内部控制信号，控制数据的读出和写入,(,双向,),。,存储体：是存储芯片的主体，由基本存储元按照一定的排列规律构成。,译码器,译码器,矩阵译码电路,行线,列线,地址线,地址线,一,、,8086,CPU,的管脚及功能,8086是16位,CPU。,它采用高性能的,N,沟道，耗尽型负载的硅栅工艺,(,HMOS),制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了,40,条管脚的双列直插式封装,5.3,、,8086,CPU,总线产生,二、8086的两种工作方式,最小模式：,系统中只有,8086,一个处理器，所有的控 制信号都是由,8086,CPU,产生。,最大模式：,系统中可包含一个以上的处理器，比如包含协处理器,8087,。在系统规模比较大的情况下，系统控制信号不是由,8086,直接产生，而是通过与,8086,配套的总线控制器等形成。,三、最小模式下,8086,CPU,总线产生,（一）、地址线、数据线产生,相关信号线及芯片,1、,AD15AD0 (Address Data Bus),地址,/,数据复用信号，双向，三态。在,T1,状态（地址周期）,AD15AD0,上为地址信号的低16,位,A15A0；,在,T2 T4,状态（数据周期）,AD15AD0,上是数据信号,D15D0。,2、,A19/S6A16/S3,(Address/Status)：,地址,/,状态复用信号，输出。在总周期的,T1,状态,A19/S6A16/S3,上是地址的高,4,位。在,T2T4,状态，,A19/S6A16/S3,上输出状态信息。,机器周期：时钟周期,总线周期：对内存或对,I/O,接口的一次操作的时间,指令周期：指令执行的时间,MOV 2000H, AX,地址周期,数据周期,S,4,S,3,当前正在使用的段寄存器,0,0,ES,0,1,SS,1,0,CS,或未使用任何段寄存器,1,1,DS,3、三态缓冲的8位数据锁存器74,LS373 (8282),A、CP,正脉冲，,D,Q,B、CP,为零，保持,C、/OE=0，O,0,输出；否则高阻,4,、,ALE(Address Latch Enable),地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。,触发类型：上升沿，下降沿，高电平，低电平,1、,AD0AD15，A16/S1A19/S4,出现地址信息；,2、,ALE,发正脉冲，地址信息进74,LS373；,3、AD0AD15,转换为数据线,A16/S1 A19/S4,输出状态,1,1,2,3,3,（二）、数据线驱动,相关信号线及芯片,1、,双向数据总线收发器（8286，74,LS245）,两个功能：,a、,双向选择,b、,通道控制,A、/OE,控制通道,/,OE0，,或门导通；,/,OE1，,或门封锁；,B、T,控制方向,T0，B,A,T1，AB,2,、,/,DEN (Data Enable),数据使能信号，输出，三态，低电平有效。,表示,CPU,对数据线操作。,用于数据总线驱动器的控制信号。,3,、,DT/R (Data Transmit/Receive),：,数据驱动器数据流向控制信号，输出，三态。在,8086,系统中，通常采用,8286,或,8287,作为数据总线的驱动器，用,DT/R#,信号来控制数据驱动器的数据传送方向。当,DT/R#,1,时，进行数据发送；,DT/R#,0,时，进行数据接收。,1,、如果,CPU,输出数据，,DT/R,1,，,三态门方向为,A,B,如果,CPU,输入数据，,DT/R,0,，,三态门方向为,BA,；,2,、,/DEN,有效，,74,LS245,工作；,3,、,CPU,输入,/,输出数据完成，,/DEN,无效，,74,LS245,停止工 作，通道断开。,1,1,、如果,CPU,输出数据，,DT/R,1,，,三态门方向为,A,B,如果,CPU,输入数据，,DT/R,0,，,三态门方向为,BA,；,2,、,/DEN,有效，,74,LS245,工作；,3,、,CPU,输入,/,输出数据完成，,/DEN,无效，,74,LS245,停止工 作，通道断开。,0,1,2,3,2,