课程设计(精品)

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,内容概要,简易电子琴,简易频率计,交通灯控制,电子钟显示,课程设计,实验指导,知识准备,主楼,702,实验室,30,台实验仪,三人或四人一组,实验环境,复习,数字逻辑与数字系统,第五章 在系统编程技术,图书馆借阅,VHDL,数字电路设计与应用实践教程,或硬件描述语言类书籍,知识准备,实验要求,实验要求,熟练掌握,isp EXPERT,软件的使用方法,熟练掌握,isp,器件的使用方法,熟练掌握用,VHDL,进行数字逻辑电路设计,认真写出课程设计报告,熟练掌握,isp,器件的下载方法,8,月,28,日,9,月,6,日在实验室完成四个实验,Multimedia,1032,管脚定义,I/O,单元,全局布线,通用逻辑单元,输出布线,I/O,单元,输入信号,输出信号,信号流程,模,16,计数器,设计四位二进制计数器,74LS163,演示,_WEB,74LS163,（模,16,）,ispLSI 1032,复位,时钟信号,K,2,K,1,模,16,计数器,VHDL,语言,用,VHDL,语言设计四位二进制计数器（模,16,）,LIBRARY,ieee ;,USE,ieee.std_logic_1164.all ;,ENTITY,example1,IS,PORT,( x1, x2, x3 :,IN,BIT ;,f :,OUT,BIT ) ;,END,example1 ;,ARCHITECTURE,LogicFunc,OF,example1,IS,BEGIN,f = (x1 AND x2) OR (NOT x2 AND x3) ;,END,LogicFunc ;,VHDL,语言结构,可编程逻辑的,VHDL,文本设计方式,VHDL,语言结构,库,实体,结构体,每个部分通过关键字引导出来,描述逻辑功能,引用库中程序包,/example ch1-1.cpp,# include ,Void main (),cout “Im a student.n” ;,x,3,x,1,x,2,f,VHDL,结构,VHDL,语言结构组成,库,程序包,实体,结构体,配置,存放已编译的实体、结构体、程序包和配置,存放各种设计模块能共享的数据类型、常数、程序等,描述所设计硬件系统的外部接口信号,描述所设计硬件系统的内部结构和功能,用来从库中选取所需单元来组成新系统,实体说明、结构体格式,ENTITY,IS,类属参数说明,；,端口说明部分,；,实体说明部分,；,END,;,ARCHITECTURE,OF,IS,结构体说明部分,；,BEGIN,；,END, ;,实体说明格式,结构体格式,ENTITY,half_adder,IS,PORT,( A,B :,IN,std_logic;,Co :,OUT,std_logic;,S :,OUT,std_logic);,END,half_adder;,ARCHITECTURE,rtl,OF,half_adder,IS,SIGNAL tmp1,tmp2 : std_logic;,BEGIN,tmp1 = A,OR,B;,tmp2 = A,NAND,B;,Co =,NOT,tmp2;,S = tmp1 AND tmp2;,END,rtl;,端口说明部分,A,B,S,C,O,A,B,S,Co,tmp1,tmp2,实体名一致,实体说明、结构体格式,ENTITY,half_adder,IS,PORT,( A,B :,IN,std_logic;,Co :,OUT,std_logic;,S :,OUT,std_logic);,END,half_adder;,ARCHITECTURE,rtl,OF,half_adder,IS,BEGIN,S = A,XOR,B;,Co = A,AND,B;,END,rtl;,A,B,S,C,O,A,B,S,C,o,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,A,B,S,Co,半加器,LIBRARY,ieee ;,USE,ieee.std_logic_1164.all ;,LIBRARY,IEEE;,USE,IEEE.std_logic_1164.,ALL,;,USE,IEEE.std_logic_arith.,ALL,;,USE,IEEE.std_logic_unsigned.,ALL,;,ENTITY,counter,IS,PORT,(clk, areset, sset ,enable :,IN,std_logic;,cout :,OUT,std_logic;,q :,BUFFER,std_logic_vector(3,DOWNTO,0);,END,counter;,ARCHITECTURE,rtl_arc,OF,counter,IS,BEGIN,PROCESS,(clk,areset),BEGIN,IF,(areset =1),THEN,q = 0;,ELSIF,(clkevent,AND,clk =1),THEN,IF,(sset =1),THEN,q = ,1010,;,ELSIF,(enable =1),THEN,q = q +1;,ELSE,q = q;,END IF,;,END IF,;,END PROCESS,;,cout tone0=773;code=1001111;high tone0=912;code=0010010;high tone0=1036;code=0000110;high tone0=1116;code=1001100;high tone0=1197;code=0100100;high tone0=1290;code=0100000;high tone0=1372;code=0001111;high tone0=1410;code=0000000;high tone0=2047;code=0000001;high,IF,(ready =1),THEN,state = decision;,ELSE,state ,IF,(read_write =1),THEN,state = read;,ELSE,state ,IF,(ready =1),THEN,state = idle;,ELSE,state ,IF,(ready =1),THEN,state = idle;,ELSE,state = write;,END IF,;,END CASE,;,END IF,;,END PROCESS,;,re = 1,WHEN,state = read,ELSE,0;,we = 1,WHEN,state = write,ELSE,0;,END,state_machine;,LIBRARY,IEEE;,USE,IEEE.std_logic_1164.,ALL,;,ENTITY,store_controller,IS,PORT,(ready clk read_write :,IN,std_logic;,we,re :,OUT,std_logic);,END,store_controller;,read,write,decision,idle,ready,ready,ready,ready,read_write,read_write,ready,ready,存储控制器状态转移图,用户自定义数据类型,单进程状态机,输出信号,实验四,ispLSI 1032,时钟信号,1KHz,电子钟显示,设计思想,顶层模块,( clock ),原理图设计,底层模块,( clk_ring),底层模块,( cnt60 ),底层模块,( cnt24),底层模块,( encode24),底层模块,( ring),提供,1Hz,和整点响铃脉冲,60,进制计数器,24,进制计数器,2-4,译码器,整点响铃信号,修改时分秒,复位信号,原理图演示,地点：主楼,720,室（,10314-319,）。,实验室开放时间：,8,月,28,日,-9,月,6,日：,早：,8,：,00-11,：,30,；,午：,13,：,30-17,：,00,；,晚：,18,：,00-21,：,30,。,9,月,7,日：,早：,8,：,00-11,：,30,；,午：,13,：,30-17,：,00,。,各班班长,8,月,28,日上午提交各班分组名单（,3-4,人,/,组）张杰老师。,28,日上午,8,：,30,每组至少,1,名同学代表到实验室，确定实验设备。,通知,