BCD-7段数码管显示译码器电路设计

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,BCD-7段,数,数码,管,管显,示,示译,码,码器,电,电路,设,设计,一、,项,项目,资,资讯,请根,据,据要,求,求在EDA实,验,验箱,上,上设,计,计BCD-7,段,段数,码,码管,显,显示,译,译码,器,器电,路,路，,要,要求,：,：,使,用,用EDA,实,实验,箱,箱上,开,开关,设,设置,模,模块,的,的K4、K3,、,、K2、K1,开,开关,作,作为BCD码,输,输入,；,；,使,用,用EDA,实,实验,箱,箱上,键,键盘,显,显示,模,模块,中,中最,右,右边,一,一位,的,的数,码,码管,显,显示,输,输入,的,的BCD,码,码编,码,码数,值,值；,进,行,行功,能,能仿,真,真。,一、,项,项目,资,资讯,1、BCD-7段,数,数码,管,管显,示,示译,码,码器,电,电路,的,的工,作,作原,理,理。,2、,基,基于FPGA,与,与VHDL的,数,数字,电,电路,与,与数,字,字系,统,统设,计,计方,法,法与,工,工作,流,流程,。,。,3、WITH-SELECT,语,语句,与,与WHEN-ELSE,语,语句,及,及其,应,应用,。,。,4、,进,进程,语,语句,、,、CASE语,句,句、IF,语,语句,及,及其,应,应用,。,。,二、,项,项目,计,计划,能,在,在Max+PlusII软,件,件平,台,台上,调,调试BCD-7段,显,显示,译,译码,电,电路VHDL,程,程序,，,，并,进,进行,功,功能,仿,仿真,；,；,能,在,在EDA,实,实验,系,系统,上,上进,行,行硬,件,件验,证,证测,试,试。,本项,目,目涉,及,及的VHDL,语,语法,VHDL,顺,顺序,语,语句,（,（CASE),变量,与,与信,号,号的,区,区别,VHDL,并,并行,语,语句,（,（PROCESS),硬,件,件,执,执,行,行,：,：,并,并,行,行,执,执,行,行,（,（VHDL,本,本,质,质,）,）,仿,真,真,执,执,行,行,：,：,顺,顺,序,序,执,执,行,行,、,、,并,并,行,行,执,执,行,行,分,为,为,两,两,大,大,类,类,：,：,顺,顺,序,序,（,（Sequential,）,）,描,描,述,述,语,语,句,句,并,行,行,（,（Concurrent,）,）,描,述,述,语,语,句,句,ARCHITECTURE,ProcessProcess,ENTITY,Sequential,Process,CombinationalProcess,ports,ports,component,VHDL,顺,顺,序,序,语,语,句,句,（,（Sequential,）,）,顺,序,序,描,描,述,述,语,语,句,句,：,：,执,行,行,顺,顺,序,序,与,与,书,书,写,写,顺,顺,序,序,一,一,致,致,，,，,与,与,传,传,统,统,软,软,件,件,设,设,计,计,语,言,言,的,的,特,特,点,点,相,相,似,似,。,。,顺,顺,序,序,语,语,句,句,只,只,能,能,用,用,在,在,进,进,程,程,与,与,子,子,程,程,序,中,中,。,。,可,描,描,述,述,组,组,合,合,逻,逻,辑,辑,、,、,时,时,序,序,逻,逻,辑,辑,。,。,常,用,用,的,的,顺,顺,序,序,描,描,述,述,语,语,句,句,：,：,赋,值,值,语,语,句,句,；,；if,语,语,句,句,；,；case,语,语,句,句,；,；loop,语,语,句,句,；,；,next,语,语,句,句,；,；exit,语,语,句,句,；,；,子,子,程,程,序,序,；,；return,语,语,句,句,；,；,wait,语,语,句,句,；,；null,语,语,句,句,。,。,1,、,、,变,变,量,量,赋,赋,值,值,与,与,信,信,号,号,赋,赋,值,值,变,量,量,与,与,信,信,号,号,的,的,差,差,异,异,：,：,1,）,）,赋,赋,值,值,方,方,式,式,的,的,不,不,同,同,：,：,变,量,量,：,：=,表,表,达,达,式,式,；,；,信,号,号=,表,表,达,达,式,式,；,；,2,）,）,硬,硬,件,件,实,实,现,现,的,的,功,功,能,能,不,不,同,同,：,：,信,号,号,代,代,表,表,电,电,路,路,单,单,元,元,、,、,功,功,能,能,模,模,块,块,间,间,的,的,互,互,联,联,，,，,代表实,际,际的硬,件,件连线,；,；,变量代,表,表电路,单,单元内,部,部的操,作,作，代,表,表暂,存的临,时,时数据,。,。,3）有,效,效范围,的,的不同,：,：,信号：,程,程序包,、,、实体,、,、结构,体,体；全,局,局量。,变量：,进,进程、,子,子程序,；,；局部,量,量。,ARCHITECTURE,SIGNAL,Declarations,label1:PROCESS,VARIABLE,Declarations,label2:PROCESS,VARIABLE,Declarations,4）赋,值,值行为,的,的不同,：,：,信号赋,值,值延迟,更,更新数,值,值、时,序,序电路,；,；,变量赋,值,值立即,更,更新数,值,值、组,合,合电路,。,。,5）信,号,号的多,次,次赋值,a.,一,一个进,程,程：最,后,后一次,赋,赋值有,效,效,b.,多,多个进,程,程：多,源,源驱动,线与、,线,线或、,三,三态,例：信,号,号的多,次,次赋值,architecturertl of ex is,signala:std_logic;,begin,process(),begin,a=b;,a=c;,endprocess;,endrtl;,architecturertl of ex is,signala:std_logic;,begin,process(),begin,a=b;,endprocess;,process(),begin,a=c;,.,endprocess;,endex;,例：信,号,号赋值,与,与变量,赋,赋值的,比,比较,信号赋,值,值：,architecturertlofsigis,signala,b:std_logic;-,定,定义,信,信号,begin,process(a,b),begin,a=b;,b=a;,endprocess;,endrtl;-,结果是a,和,和 b,的,的值,互,互换,变量赋,值,值：,architecturertlofvaris,begin,process,variablea,b:std_logic;-定,义,义变量,begin,a:=b;,b:=a;,endprocess;,end rtl;,-结果,是,是a,和b的值都,等,等于b的初,值,值,例：变量赋,值,值实现循环,语,语句功能,process(indicator,sig),variabletemp:std_logic;,begin,temp:=0,;,fori in0to 3loop,temp:=tempxor(sig(i)and indicator(i);,endloop;,output=temp;,endprocess;,以上语句等,效,效为：,process(indicator,sig),variabletemp:std_logic;,begin,temp:=0,;,temp:=temp xor(sig(0)and indicator(0);,temp:=temp xor(sig(1)and indicator(1);,temp:=temp xor(sig(2)and indicator(2);,temp:=temp xor(sig(3)and indicator(3);,output=temp;,endprocess;,如改为信号,，,，则无法实,现,现原功能：,signal temp:std_logic;,process(indicator,sig,temp),begin,temp=0;,temp=tempxor(sig(0)and indicator(0);,temp=tempxor(sig(1)and indicator(1);,temp=tempxor(sig(2)and indicator(2);,temp=tempxor(sig(3)and indicator(3);,output,顺,顺序处理,语,语句；,when,分,分支,条,条件=,顺,顺序处理,语,语句；,when,分,分支,条,条件=,顺,顺序处理,语,语句；,endcase；,其中的分支,条,条件可有以,下,下的形式：,when,值,值=,顺,顺序处理,语,语句；,when,值,值 to,值=,顺,顺序处理语,句,句；,when,值,值|值|,值,值|值=顺,序,序处理语句,；,；,以上三种方,式,式的混合；,whenothers=顺序,处,处理语句；,Case,语,语句使用注,意,意：,1）分支条,件,件的值必须,在,在表达式的,取,取值范围内,。,。,2）两个分,支,支条件不能,重,重叠。,3）CASE语句执行,时,时必须选中,，,，且只能选,中,中一,个分支条件,。,。,4）如果没,有,有others,分支条件存,在,在，则分支,条,条,件必须覆盖,表,表达式所有,可,可能的值。,对std_logc,std_logic_vector数据类,型,型要特别注,意,意使用others分,支,支条件。,例：用case 语句,描,描述四选一,电,电路,例：case,语句的误用,signal value:integerrange 0 to 15;,signal out_1:bit;,casevalue is-,缺少 when条件语,句,句,endcase;,casevalue is-分支,条,条件不包含2到15,when0=out_1 out_1 out_1 out_1=0,;,endcase;,例：根据输,入,入确定输出,值,值,library ieee;,use ieee.std_logic_1164.all;,entity mux41 is,port(s4,s3,s2,s1:instd_logic;,z4,z3,z2,z1:out std_logic);,end mux41;,architecture art ofmux41is,begin,process(s4,s3,s2,s1),variable sel:integer range 0to15;,begin,sel:=0;,if s1=1thensel:=sel+1;end if;,if s2=1thensel:=sel+2;end if;,if s3=1thensel:=sel+4;end if;,if s4=1thensel:=sel+8;end if;,z1=0;z2=0;z3=0,;z4z1z2z3z4=1;,endcase;,end process;,end art;,常用的并行,描,描述语句有,：,：,进程（process,）,）语句、,块（block）语句,、,、,顺序描述语,句,句的并行版,本,本、,并行过程,调,调用语句,、,、,元件例化,语,语句、,生成语句,。,。,进程（process）语,句,句,进程（process）语,句,句最具VHDL语,言,言特色。,提,提,供了一种,用,用算法描,述,述硬件行,为,为的方法,。,。,特点：,1、进程,与,与进程，,或,或其它并,发,发语句之,间,间的并发,性,性；,2、进程,内,内部的顺,序,序性；,3、进程,的,的启动与,挂,挂起；,4、进程,与,与进程，,或,或其它并,发,发语句之,间,间的通信,。,。,进程语句,process,信号,信号,信号,进程语句,process,进程语句,process,敏感信号,表,表：进程,内,内要读取,的,的所有敏,感,感信号,（包括端,口,口