可编程逻辑器件设计方法

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,何宾,2008.10,EDA原理及应用,第,2,章,根据产品的产量、设计周期等几个因素，一般将,IC,（,Integrated Circuit,）设计方法上分为,6,类：,1,、全定制法；如,ROM,，,RAM,或,PLA,等；,2,、定制法，通常包括标准单元法和通用单元法；,3,、半定制法，通常包括数字电路门阵列和线性阵列；,4,、模块编译法，对设计模块进行描述，然后通过编译直接得到电路掩膜版图；,5,、可编程逻辑器件法，通常是指,PAL,、,PLA,、,GAL,器件和,CPLD,器件；,6,、逻辑单元阵列法，通常是指现场可编程门阵列,FPGA,器件；,可编程逻辑器件设计方法,-,本章概述,第二章,第,2,章,其中的可编程逻辑器件法和逻辑单元阵列法是本书所要介绍的内容。本章首先介绍了可编程逻辑的基础知识；然后介绍了,PLD,芯片的制造工艺，在此基础上介绍了,CPLD,芯片和,FPGA,芯片的内部结构，最后对,Xilinx,的,CPLD,和,FPGA,芯片的特性进行了详细的介绍。,可编程逻辑器件设计方法,-,本章概述,第二章,可编程逻辑器件设计方法,可编程逻辑器件（,Programmable Logic Device,，,PLD,）起源于,20,世纪,70,年代，是在专用集成电（,ASIC,）的基础上发展起来的一种新型逻辑器件，是当今数字系统设计的主要硬件平台。其主要特点,:,1,、由用户通过软件进行配置和编程，从而完成某 种特定的功能，且可以反复擦写；,2,、在修改和升级,PLD,时，不需额外地改变,PCB,电路板，只是在计算机上修改和更新程序，使硬件设工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本,。,可编程逻辑器件概述,第二章,可编程逻辑器件设计方法,可编程逻辑器件,PLD,包含两个基本部分：一是逻辑阵列，另一个是输出单元或宏单元。逻辑阵列是设计人员可以编程的部分。设计人员可以通过宏单元改变,PLD,的输出结构。输入信号通过“与”矩阵，产生输入信号的乘积项组合，然后通过“或”矩阵相加，在经过输出单元或宏单元输出。其实，根据数字电路可以知道任何逻辑功能均可以通过卡诺图和摩根定理化简得到“积之和”逻辑方程。,可编程逻辑器件概述,第二章,可编程逻辑器件设计方法,以“与,/,或”阵列为基础的,PLD,器件包括,4,种基本类型：,、,编程只读存储器（,Programmable Read Only Memory,，,PROM,）；,、,现场可编程逻辑阵列（,Field Programmable Logic Array,，,FPLA,）；,、,可编程阵列逻辑（,Programmable Array Logic,，,PAL,）；,、,通用阵列逻辑（,Generic Array Logic,，,GAL,）；,可编程逻辑器件概述,第二章,可编程逻辑器件设计方法,可编程逻辑器件按照颗粒度可以分为,3,类：,小颗粒度（“门海（,sea of gates,）”架构）,中等颗粒度（如：,FPGA,）,大颗粒度（如：,CPLD,）,PLD,产品分类,第二章,可编程逻辑器件设计方法,按编程工艺可以分为四类：,熔丝（,Fuse,）和反熔丝（,Antifuse,）编程器件,;,可擦除的可编程只读存储器（,UEPROM,）编程器件,;,电信号可擦除的可编程只读存储器（,EEPROM,）编程器件（如：,CPLD,）,;,SRAM,编程器件（如：,FPGA,）。,前,3,类为非易失性器件，编程后，配置数据保留在器件上；第,4,类为易失性器件，掉电后配置数据会丢失，因此在每次上电后需要重新进行数据配置。,PLD,产品分类,第二章,可编程逻辑器件设计方法,可编程逻辑器件的发展可以划分为,4,个阶段，即从,20,世纪,70,年代初到,70,年代中为第,1,阶段，,20,世纪,70,年代中到,80,年代中为第,2,阶段，,20,世纪,80,年代到,90,年代末为第,3,阶段，,20,世纪,90,年代末到目前为第,4,阶段。,可编程逻辑器件的发展历史,第二章,可编程逻辑器件设计方法,1,、第,1,阶段的可编程器件只有简单的可编程只读存储器（,PROM,）、紫外线可擦除只读存储器（,EPROM,）和电可擦只读存储器（,EEPROM,）,3,种，由于结构的限制，它们只能完成简单的数字逻辑功能。,2,、第,2,阶段出现了结构上稍微复杂的可编程阵列逻辑（,PAL,）和通用阵列逻辑（,GAL,）器件，正式被称为,PLD,，能够完成各种逻辑运算功能。典型的,PLD,由“与”、“非”阵列组成，用“与或”表达式来实现任意组合逻辑，所以,PLD,能以乘积和形式完成大量的逻辑组合。,可编程逻辑器件的发展历史,第二章,可编程逻辑器件设计方法,3,、第,3,阶段,Xilinx,和,Altera,分别推出了与标准门阵列类似的,FPGA,和类似于,PAL,结构的扩展性,CPLD,，提高了逻辑运算的速度，具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点，兼容了,PLD,和通用门阵列的优点，能够实现超大规模的电路，编程方式也很灵活，成为产品原型设计和中小规模（一般小于,10000,）产品生产的首选。,可编程逻辑器件的发展历史,第二章,可编程逻辑器件设计方法,4,、第,4,阶段出现了,SOPC,和,SOC,技术，是,PLD,和,ASIC,技术融合的结果，涵盖了实时化数字信号处理技术、高速数据收发器、复杂计算以及嵌入式系统设计技术的全部内容。,可编程逻辑器件的发展历史,第二章,可编程逻辑器件设计方法,Xilinx,和,Altera,也推出了相应,SOPC,产品，制造工艺达到,65nm/40nm,，系统门数也超过百万门。并且，这一阶段的逻辑器件内嵌了硬核高速乘法器、,Gbits,差分串行接口、时钟频率高达,500MHz,的,PowerPC,微处理器、软核,MicroBlaze,、,Picoblaze,、,Nios,以及,NiosII,，不仅实现了软件需求和硬件设计的完美结合，还实现了高速与灵活性的完美结合，使其已超越了,ASIC,器件的性能和规模，也超越了传统意义上,FPGA,的概念，使,PLD,的应用范围从单片扩展到系统级。,可编程逻辑器件的发展历史,第二章,可编程逻辑器件设计方法,1,、,熔丝连接技术,最早的允许对器件进行编程的技术是熔丝连接技术。在这种技术的器件中，所有逻辑的连接都是靠熔丝连接的。熔丝器件是一次可编程的，一旦编程，永久不能改变。,PLD,芯片制造工艺,a,b,逻辑,1,&,a,b,逻辑,1,&,图,2.1,熔丝未编程的结构 图,2.2,熔丝未编程的结构,第二章,可编程逻辑器件设计方法,图,2.1,给出了熔丝的编程原理。如果进行编程时，需要将熔丝烧断。如图,2.2,所示，编程完成后，相应的熔丝被烧断。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,2,、反熔丝连接技术,反熔丝技术和熔丝技术相反，在未编程时，熔丝没有连接。如果编程后，熔丝将和逻辑单元连接。反熔丝开始是连接两个金属连接的微型非晶硅柱。未编程时，成高阻状态。编程结束后，形成连接。反熔丝器件是一次可编程的，一旦编程，永久不能改变。,PLD,芯片制造工艺,a,b,逻辑,1,&,a,b,逻辑,1,&,图,2.3,熔丝未编程的结构 图,2.4,熔丝未编程的结构,第二章,可编程逻辑器件设计方法,图,2.3,给出了反熔丝的编程原理。如果进行编程时，需要将熔丝连接。如图,2.4,所示，编程完成后，相应的熔丝被连接。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,3,、,SRAM,技术,基于静态存储器,SRAM,的可编程器件，值被保存在,SRAM,中时，只要系统正常供电信息就不会丢失，否则信息将丢失。,SRAM,存储数据需要消耗大量的硅面积，且断电后数据丢失。但是这种器件可以反复的编程和修改。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,4,、掩膜技术,ROM,是非易失性的，系统断电后，信息被保留在存储单元中。掩膜器件可以读出，但是不能写入信息。,ROM,单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑,1,，每个行列的交叉有一个关联晶体管和一个掩膜连接。,这种技术代价比较高，基本上很少使用。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,5,、,PROM,技术,PROM,是非易失性的，系统断电后，信息被保留在存储单元中。,PROM,器件可以编程一次，以后只能读数据而不能写入新的数据。,PROM,单元保存了行和列数据，形成一个阵列，每一列有负载电阻使其保持逻辑,1,，每个行列的交叉有一个关联晶体管和一个掩膜连接。,如果可以多次编程就成为,EPROM,，,EEPROM,技术。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,6,、,FLASH,技术,FLASH,技术的芯片的檫除的速度比,PROM,技术要快的多。,FLASH,技术可采用多种结构，与,PROM,单元类似的具有一个浮置栅晶体管单元和,PROM,器件的薄氧化层特性。,PLD,芯片制造工艺,第二章,可编程逻辑器件设计方法,CPLD,由完全可编程的与,/,或阵列以及宏单元库构成。与,/,或阵列是可重新编程的，可以实现多种逻辑功能。宏单元则是可实现组合或时序逻辑的功能模块，同时还提供了真值或补码输出和以不同的路径反馈等额外的灵活性。,下面给出了,CPLD,的内部结构图。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,CPLD,主要由可编程,I/O,单元、基本逻辑单元、布线池和其他辅助功能模块构成。,1,、可编程,I/O,单元,作用与,FPGA,的基本,I/O,口相同，但是,CPLD,应用范围局限性较大，,I/O,的性能和复杂度与,FPGA,相比有一定的差距，支撑的,I/O,标准较少，频率也较低。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,2.,基本逻辑单元,CPLD,中基本逻辑单元是宏单元。所谓宏单元就是由一些与、或阵列加上触发器构成的，其中“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑。,与,CPLD,基本逻辑单元相关的另外一个重要概念是乘积项。所谓乘积项就是宏单元中与阵列的输出，其数量标志了,CPLD,容量。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,乘积项阵列实际上就是一个“与或”阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与”阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的“或”关系。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,3.,布线池、布线矩阵,CPLD,中的布线资源比,FPGA,的要简单的多，布线资源也相对有限，一般采用集中式布线池结构。所谓布线池其本质就是一个开关矩阵，通过打结点可以完成不同宏单元的输入与输出项之间的连接。由于,CPLD,器件内部互连资源比较缺乏，所以在某些情况下器件布线时会遇到一定的困难。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,由于,CPLD,的布线池结构固定，所以,CPLD,的输入脚到输出管脚的标准延时固定，被成为,Pin to Pin,延时，用,Tpd,表示，,Tpd,延时反映了,CPLD,器件可以实现的最高频率，也就清晰地表明了,CPLD,器件的速度等级。,4.,其他辅助功能模块,如,JTAG,编程模块，一些全局时钟、全局使能、全局复位,/,置位单元等。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,目前主流的,FPGA,仍是基于查找表技术的，已经远超出了先前版本的基本性能，并且整合了常用功能（如,RAM,、时钟管理和,DSP,）的硬核（,ASIC,型）模块。,如图,1,所示（注：图,1,只是一个示意图，实际上每一个系列的,FPGA,都有其相应的内部结构）,FPGA,芯片主要由,6,部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式,RAM,、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。,PLD,芯片内部结构,第二章,可编程逻辑器件设计方法,Xilinx,的,VirtexII,内部结构,第二章,可编程逻辑器件设计方法,可编程输入,/,输出单元简称,I/O,单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入,/,输出信号的驱动与匹配要求。,FPGA,内的,I/O,按组分类，每组都能够独立地支持不同的,I/O,标准。通过软件的灵活配置，可适配不同的电气标准与,I/O,物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，,I/O,口的频率也越来越高，一些高端的,FPGA,通过,DDR,寄存器技术可以支持高达,2Gbps,的数据速率,。,可编程输入输出单元（,IOB,）,第二章,可编程逻辑器件设计方法,典型的,IOB,内部结构示意图,第二章,可编程逻辑器件设计方法,外部输入信号可以通过,IOB,模块的存储单元输入到,FPGA,的内部，也可以直接输入,FPGA,内部。当外部输入信号经过,IOB,模块的存储单元输入到,FPGA,内部时，其保持时间（,Hold Time,）的要求可以降低，通常默认为,0,。 为了便于管理和适应多种电器标准，,FPGA,的,IOB,被划分为若干个组（,bank,），每个,bank,的接口标准由其接口电压,VCCO,决定，一个,bank,只能有一种,VCCO,，但不同,bank,的,VCCO,可以不同。只有相同电气标准的端口才能连接在一起，,VCCO,电压相同是接口标准的基本条件。,可编程输入输出单元（,IOB,）,第二章,可编程逻辑器件设计方法,CLB,是,FPGA,内的基本逻辑单元。,CLB,的实际数量和特性会依器件的不同而不同，但是每个,CLB,都包含一个可配置开关矩阵，此矩阵由,4,或,6,个输入、一些选型电路（多路复用器等）和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或,RAM,。在,Xilinx,公司的,FPGA,器件中，,CLB,由多个（一般为,4,个或,2,个）相同的,Slice,和附加逻辑构成，如图,1-3,所示。,每个,CLB,模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式,RAM,和分布式,ROM,。,可配置逻辑块（,CLB,）,第二章,可编程逻辑器件设计方法,图,2-4,典型的,CLB,结构示意图,可配置逻辑块（,CLB,）,第二章,可编程逻辑器件设计方法,Slice,是,Xilinx,公司定义的基本逻辑单位，其内部结构如图,1-4,所示，一个,Slice,由两个,4,输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。,算术逻辑包括一个异或门（,XORG,）和一个专用与门（,MULTAND,），一个异或门可以使一个,Slice,实现,2bit,全加操作，专用与门用于提高乘法器的效率；,进位逻辑由专用进位信号和函数复用器（,MUXC,）组成，用于实现快速的算术加减法操作；,4,输入函数发生器用于实现,4,输入,LUT,、分布式,RAM,或,16,比特移位寄存器（,Virtex-5,系列芯片的,Slice,中的两个输入函数为,6,输入，可以实现,6,输入,LUT,或,64,比特移位寄存器）；,进位逻辑包括两条快速进位链，用于提高,CLB,模块的处理速度。,可配置逻辑块（,CLB,）,第二章,可编程逻辑器件设计方法,典型的,4,输入,Slice,结构示意图,第二章,可编程逻辑器件设计方法,典型的,4,输入,Slice,结构示意图,第二章,可编程逻辑器件设计方法,业内大多数,FPGA,均提供数字时钟管（,Xilinx,的全部,FPGA,均具有这种特）。,Xilinx,推出最先进的,FPGA,提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。,数字时钟管理模块,第二章,可编程逻辑器件设计方法,数字时钟管理模块,第二章,可编程逻辑器件设计方法,大多数,FPGA,都具有内嵌的块,RAM,，这大大拓展了,FPGA,的应用范围和灵活性。块,RAM,可被配置为单端口,RAM,、双端口,RAM,、内容地址存储器（,CAM,）以及,FIFO,等常用存储结构。,RAM,、,FIFO,是比较普及的概念，在此就不冗述。,CAM,存储器在其内部的每个存储单元中都有一个比较逻辑，写入,CAM,中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块,RAM,，还可以将,FPGA,中的,LUT,灵活地配置成,RAM,、,ROM,和,FIFO,等结构。在实际应用中，芯片内部块,RAM,的数量也是选择芯片的一个重要因素。,嵌入式块,第二章,可编程逻辑器件设计方法,单片块,RAM,的容量为,18k,比特，即位宽为,18,比特、深度为,1024,，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量（位宽 深度）不能大于,18k,比特；其次，位宽最大不能超过,36,比特。当然，可以将多片块,RAM,级联起来形成更大的,RAM,，此时只受限于芯片内块,RAM,的数量，而不再受上面两条原则约束。,嵌入式块,第二章,可编程逻辑器件设计方法,嵌入式单端口块,第二章,可编程逻辑器件设计方法,嵌入式单端口块,第二章,可编程逻辑器件设计方法,布线资源连通,FPGA,内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。,FPGA,芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为类不同的类别。,第一类是全局布线资源，用于芯片内部全局时钟和全局复位,/,置位的布线；,第二类是长线资源，用以完成芯片,Bank,间的高速信号和第二全局时钟信号的布线；,第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；,第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。,丰富的布线资源,第二章,可编程逻辑器件设计方法,在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。,丰富的布线资源,第二章,可编程逻辑器件设计方法,丰富的布线资源,第二章,可编程逻辑器件设计方法,内嵌功能模块主要指,DLL,（,Delay Locked Loop,）、,PLL,（,Phase Locked Loop,）、,DSP,和,CPU,等软处理核（,Soft Core,）。现在越来越丰富的内嵌功能单元，使得单片,FPGA,成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向,SOC,平台过渡。,DLL,和,PLL,具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。,Xilinx,公司生产的芯片上集成了,DLL,，,Altera,公司的芯片集成了,PLL,，,Lattice,公司的新型芯片上同时集成了,PLL,和,DLL,。,PLL,和,DLL,可以通过,IP,核生成的工具方便地进行管理和配置。,DLL,的结构如图,1-5,所示。,底层内嵌功能单元,第二章,可编程逻辑器件设计方法,内嵌专用硬核是相对底层嵌入的软核而言的，指,FPGA,处理能力强大的硬核（,Hard Core,），等效于,ASIC,电路。为了提高,FPGA,性能，芯片生产商在芯片内部集成了一些专用的硬核。,例如：为了提高,FPGA,的乘法速度，主流的,FPGA,中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的,FPGA,内部都集成了串并收发器（,SERDES,），可以达到数十,Gbps,的收发速度。,内,嵌专用硬,核,第二章,可编程逻辑器件设计方法,Xilinx,公司的高端产品不仅集成了,Power PC,系列,CPU,，还内嵌了,DSP Core,模块，相应的系统级设计工具是,EDK,和,Platform Studio,，并依此提出了片上系统（,System on Chip,）的概念。通过,PowerPC,、,Miroblaze,、,Picoblaze,等平台，能够开发标准的,DSP,处理器及其相关应用，达到,SOC,的开发目的。,内嵌专用硬,核,第二章,可编程逻辑器件设计方法,FPGA,和,CPLD,都是可编程逻辑器件,有很多共同特点,但由于和,FPGA,结构上的差异,具有各自的特点：,1,、,CPLD,更适合完成各种算法和组合逻辑, FPGA,更适合于完成时序逻辑。换句话说, FPGA,更适合于触发器丰富的结构,而,CPLD,更适合于触发器有限而乘积项丰富的结构。,2,、,CPLD,的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而,FPGA,的分段式布线结构决定了其延迟的不可预测性。,CPLD,和,FPGA,的比较,第二章,可编程逻辑器件设计方法,3,、在编程上,FPGA,比,CPLD,具有更大的灵活性。,CPLD,通、过修改具有固定内连电路的逻辑功能来编程, FPGA,主要通过改变内部连线的布线来编程,; FPGA,可在逻辑门下编程,而,CPLD,是在逻辑块下编程。,4,、,FPGA,的集成度比,CPLD,高,具有更复杂的布线结构和逻辑实现。,CPLD,和,FPGA,的比较,第二章,可编程逻辑器件设计方法,5,、,CPLD,比,FPGA,使用起来更方便。,CPLD,的编程采用,E2PROM,或,FASTFLAS,技术,无需外部存储器芯片,使用简单。而,FPGA,的编程信息需存放在外部存储器上,使用方法复杂。,6,、,CPLD,的速度比,FPGA,快,并且具有较大的时间可预测性。这是由于,FPGA,是门级编程,并且,CLB,之间采用分布式互联,而,CPLD,是逻辑块级编程,并且其逻辑块之间的互联是集总式的,。,CPLD,和,FPGA,的比较,第二章,可编程逻辑器件设计方法,7,、在编程方式上, CPLD,主要是基于,E2PROM,或,FLASH,存储器编程,编程次数可达,1,万次,优点是系统断电时编程信息也不丢失。,CPLD,又可分为在编程器上编程和在系统编程两类。,FPGA,大部分是基于,SRAM,编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程。数据重新写入,RAM,中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。,8,、,CPLD,保密性好, FPGA,保密性差。,CPLD,和,FPGA,的比较,第二章,可编程逻辑器件设计方法,9,、一般情况下, CPLD,的功耗要比,FPGA,大,且集成度越高越明显。,CPLD,最基本的单元是宏单元。一个宏单元包含一个寄存器,(,使用多达,16,个乘积项作为其输入,),及其它有用特性。 因为每个宏单元用了,16,个乘积项，因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何,CPLD,被认为是“逻辑丰富”型的。宏单元以逻辑模块的形式排列,(LB),，每个逻辑模块由,16,个宏单元组成。宏单元执行一个,AND,操作，然后一个,OR,操作以实现组合逻辑。,CPLD,和,FPGA,的比较,第二章,可编程逻辑器件设计方法,Xilinx,公司目前有两大类,CPLD,产品,:,CoolRunner,和,XC9500,系列两大类。,CoolRunner,系列中又包含,CoolRunner,-II,和,CoolRunnerXPLA3,两个系列。,XC9500,系列中又包含,XC9500XL,和,C9500,两个系列,。,Xilinx,公司器件简介,-CPLD,第二章,可编程逻辑器件设计方法,在保持高性能的同时，,XC9500,器件还能提供最大的布线能力和灵活性。,该构架特性丰富，包括单个,p-term,输出激活和,3,个全局时钟，并且其单位输出的,p-term,比其它,CPLD,多。,该构架公认的在保持管脚分配（管脚锁定）的同时适应设计变化的能力已在自,XC9500,系列推出以来的无数现实世界中消费类设计中得到了说明。这个有保证的管脚锁定意味着可以充分利用在系统编程性，并且能够在任何时间（甚至是现场）轻松完成变更。,表,2-1,给出了该系列,CPLD,的主要特征。,Xilinx,公司,CPLD,器件,-XC9500,第二章,可编程逻辑器件设计方法,Xilinx,公司,CPLD,器件,-XC9500,性能,第二章,可编程逻辑器件设计方法,XC9500XL,的,CPLD,提供了一个高性能非易失性可编程逻辑解决方案，包括成本优化的芯片、免费的设计工具和无与伦比的技术支持。 使用与,Xilinx FPGA,同样的设计环境，,XC9500XL CPLD,可以为您提供灵活、高级的逻辑系统设计所需的一切。,表,2-2,给出了该系列,CPLD,的主要特征。,Xilinx,公司,CPLD,器件,-XC9500,第二章,可编程逻辑器件设计方法,作为第一款能够提供,100%,数字核的,CPLD,系列，只有,CoolRunner-II,系列可以通过单个成本优化解决方案提供高性能和极低的功耗，以及现实系统特性。表,2-3,给出了其特点和优点。表,2-4,给出了该系列,CPLD,的主要特征。,Xilinx,公司,CPLD,器件,- CoolRunner-II,第二章,可编程逻辑器件设计方法,Xilinx,公司,CPLD,器件,- CoolRunner-II,性能,第二章,可编程逻辑器件设计方法,Xilinx,公司,CPLD,器件,- CoolRunner-II,性能,第二章,可编程逻辑器件设计方法,CoolRunner XPLA3,先进构架特性体现在具有直接输入寄存器路径，多时钟、,JTAG,编程、,5V,耐压的,I/O,和一个完整的,PLA,结构。这些增强性能提供了高速度和最灵活的逻辑分配，从而具有了无需改变管脚即可修改设计的能力。,CoolRunner XPLA3,架构包括一组,48,个乘积项，该乘积项可分配到逻辑块中的任意宏单元。表,2-5,给出了其特点和优点。表,2-6,给出了该系列,CPLD,的主要特征。,Xilinx,公司,CPLD,器件,- CoolRunnerXPLA3,第二章,可编程逻辑器件设计方法,Xilinx,公司,CPLD,器件,- CoolRunnerXPLA3,第二章,可编程逻辑器件设计方法,Xilinx,公司,CPLD,器件,- CoolRunnerXPLA3,第二章,可编程逻辑器件设计方法,Xilinx,公司目前有两大类,FPGA,产品：,Spartan,类和,Virtex,类,.,前者主要面向低成本的中低端应用，是目前业界成本最低的一类,FPGA,；后者主要面向高端应用，属于业界的顶级产品 。,这两个系列的差异仅限于芯片的规模和专用模块上，都采用了先进的,0.13,、,90,甚至,65,制造工艺，具有相同的卓越品质。,Xilinx,公司器件简介,-FPGA,第二章,可编程逻辑器件设计方法,Spartan,系列适用于普通的工业、商业等领域，目前主流的芯片包括：,Spartan-2,、,Spartan-2E,、,Spartan-3,、,Spartan-3A,以及,Spartan-3E,等种类。,其中,Spartan-2,最高可达,20,万系统门，,Spartan-2E,最高可达,60,万系统门，,Spartan-3,最高可达,500,万门，,Spartan-3A,和,Spartan-3E,不仅系统门数更大，还增强了大量的内嵌专用乘法器和专用块,RAM,资源，具备实现复杂数字信号处理和片上可编程系统的能力。,Xilinx,公司,FPGA,器件,-Spartan,类,第二章,可编程逻辑器件设计方法,Spartan-2,在,Spartan,系列的基础上继承了更多的逻辑资源，达到更高的性能，芯片密度高达,20,万系统门。由于采用了成熟的,FPGA,结构，支持流行的接口标准，具有适量的逻辑资源和片内,RAM,，并提供灵活的时钟处理，可以运行,8,位的,PicoBlaze,软核，主要应用于各类低端产品中。,Spartan-2,系列产品的主要技术特征如表,2-7,所示。其主要特点如下所示：,采用,0.18,工艺，密度达到,5292,逻辑单元；,系统时钟可以达到,200MHz,；,采用最大门数为,20,万门，具有延迟数字锁相环；,具有可编程用户,I/O,；,具有片上块,RAM,存储资源；,Xilinx,公司,FPGA,器件,-Spartan-2,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Spartan-2,系列,第二章,可编程逻辑器件设计方法,Spartan-2E,基于,Virex-E,架构，具有比,Spartan-2,更多的逻辑门、用户,I/O,和更高的性能。,Xilinx,还为其提供了包括存储器控制器、系统接口、,DSP,、通信以及网络等,IP,核，并可以运行,CPU,软核，对,DSP,有一定的支持。其主要特点如下所示：,采用,0.15,工艺，密度达到,15552,逻辑单元；,最高系统时钟可达,200MHz,；,最大门数为,60,万门，最多具有,4,个延时锁相环；,核电压为,1.2V,，,I/Q,电压可为,1.2V,、,3.3V,、,2.5V,，支持,19,个可选的,I/O,标准；,最大可达,288k,的块,RAM,和,221K,的分布式,RAM,；,Xilinx,公司,FPGA,器件,-Spartan-2E,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Spartan-2E,系列,第二章,可编程逻辑器件设计方法,Spartan-3,基于,Virtex-II FPGA,架构，采用,90,技术，,8,层金属工艺，系统门数超过,5,百万，内嵌了硬核乘法器和数字时钟管理模块。从结构上看，,Spartan-3,将逻辑、存储器、数学运算、数字处理器处理器、,I/O,以及系统管理资源完美地结合在一起，使之有更高层次、更广泛的应用，获得了商业上的成功，占据了较大份额的中低端市场。其主要特性如下：,采用,90,工艺，密度高达,74880,逻辑单元；,最高系统时钟为,340MHz,；,具有 的专用乘法器；,核电压为,1.2V,，端口电压为,3.3V,、,2.5,、,1.2V,，支持,24,种,I/O,标准；,高达,520k,分布式,RAM,和,1872k,的块,RAM,；,具有片上时钟管理模块（,DCM,）；,具有嵌入式,Xtrema,DSP,功能，每秒可执行,3300,亿次乘加。,Xilinx,公司,FPGA,器件,-Spartan-3,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Spartan-3,系列,第二章,可编程逻辑器件设计方法,Spartan-3A,在,Spartan-3,和,Spartan-3E,平台的基础上，整合了各种创新特性,极大地削减了系统总成本。利用独特的器件,DNA ID,技术，实现业内首款,FPGA,电子序列号；提供了经济、功能强大的机制来防止发生窜改、克隆和过度设计的现象。并且具有集成式看门狗监控功能的增强型多重启动特性。支持商用,flash,存储器，有助于削减系统总成本。其主要特性为：,采用,90,工艺，密度高达,74880,逻辑单元；,工作时钟范围为,5MHz320MHz,；,领先的连接功能平台，具有最广泛的,IO,标准（,26,种，包括新的,TMDS,和,PPDS,）支持；,利用独特的,Device DNA,序列号实现的业内首个功能强大的防克隆安全特性；,五个器件，具有高达,1.4M,的系统门和,502,个,I/O,；,灵活的功耗管理。,Spartan-3A/3ADSP/3AN,系列,第二章,可编程逻辑器件设计方法,Spartan-3A/3ADSP/3AN,系列,第二章,可编程逻辑器件设计方法,Spartan-3ADSP,平台提供了最具成本效益的,DSP,器件，其架构的核心就是,XtremeDSP DSP48A slice,，还提供了性能超过,30GMAC/s,、存储器带宽高达,2196 Mbps,的新型,XC3SD3400A,和,XC3SD1800A,器件。新型,Spartan-3A DSP,平台是成本敏感型,DSP,算法和需要极高,DSP,性能的协处理应用的理想之选。其主要特征如下所示：,采用,90,工艺，密度高达,74880,逻辑单元；,内嵌的,DSP48A,可以工作到,250MHz,；,采用结构化的,SelectRAM,架构，提供了大量的片上存储单元；,VCCAUX,的电压支持,2.5V,和,3.3V,，对于,3.3V,的应用简化了设计；,低功耗效率，,Spartan-3A DSP,器件具有很高的信号处理能力,4.06,GMACs/mW,。,Spartan-3A/3ADSP/3AN,系列,第二章,可编程逻辑器件设计方法,Spartan-3A/3ADSP/3AN,系列,第二章,可编程逻辑器件设计方法,Spartan-3AN,芯片为最高级别系统集成的非易失性安全,FPGA,，提供下列,2,个独特的性能：先进,SRAM FPGA,的大量特性和高性能以及非易失性,FPGA,的安全、节省板空间和易于配置的特性。,Spartan-3AN,平台是对空间要求严苛和,/,或安全应用及低成本嵌入式控制器的理想选择。,Spartan-3AN,平台的关键特性包括：,业界首款,90nm,非易失性,FPGA,，具有可以实现灵活的、低成本安全性能的,Device DNA,电子序列号；,业内最大的片上用户,Flash,，容量高达,11Mb,；,提供最广泛的,I/O,标准支持，包括,26,种单端与差分信号标准 ；,灵活的电源管理模式，休眠模式下可节省超过,40%,的功耗 ；,五个器件，具有高达,1.4M,的系统门和,502,个,I/O,。,Spartan-3A/3ADSP/3AN,系列,第二章,可编程逻辑器件设计方法,Spartan-3E,是目前,Spartan,系列最新的产品，具有系统门数从,10,万到,160,万的多款芯片，是在,Spartan-3,成功的基础上进一步改进的产品，提供了比,Spartan-3,更多的,I/O,端口和更低的单位成本，是,Xilinx,公司性价比最高的,FPGA,芯片。由于更好地利用了,90 nm,技术，在单位成本上实现了更多的功能和处理带宽，是,Xilinx,公司新的低成本产品代表，是,ASIC,的有效替代品，主要面向消费电子应用，如宽带无线接入、家庭网络接入以及数字电视设备等。,Xilinx,公司,FPGA,器件,-Spartan-3e,系列,第二章,可编程逻辑器件设计方法,其主要特点如下：,采用,90 nm,工艺；,大量用户,I/O,端口，最多可支持,376,个,I/O,端口或者,156,对差分端口；,端口电压为,3.3V,、,2.5,、,1.8V,、,1.5V,、,1.2V,；,单端端口的传输速率可以达到,622,，支持,DDR,接口；,最多可达,36,个 的专用乘法器、,648,块,RAM,、,231,分布式,RAM,；,宽的时钟频率 以及多个专用片上数字时钟管理（,DCM,）模块。,Xilinx,公司,FPGA,器件,-Spartan-3e,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Spartan-3e,系列,第二章,可编程逻辑器件设计方法,Virtex,系列是,Xilinx,的高端产品，也是业界的顶级产品，,Xilinx,公司正是凭借,Vitex,系列产品赢得市场，从而获得,FPGA,供应商领头羊的地位。可以说,Xilinx,以其,Virtex-5,、,Virtex-4,、,Virtex-II Pro,和,Virtex-II,系列,FPGA,产品引领现场可编程门阵列行业。主要面向电信基础设施、汽车工业、高端消费电子等应用。目前的主流芯片包括：,Vitrex-2,、,Virtex-2 Pro,、,Vitex-4,和,Virtex-5,等种类。,Xilinx,公司,FPGA,器件,-Virtex,类,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-II,类,Vitrex-2,系列具有优秀的平台解决方案，这进一步提升了其性能；且内置,IP,核硬核技术，可以将硬,IP,核分配到芯片的任何地方，具有比,Vitex,系列更多的资源和更高的性能。,其主要特征如下所示：,采用,0.15/0.12,工艺；,核电压为,1.5V,，工作时钟可以达到,420MHz,；,支持,20,多种,I/O,接口标准；,内嵌了多个 硬核乘法器，提高了,DSP,处理能力；,具有完全的系统时钟管理功能，多达,12,个,DCM,模块。,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-II,类,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-II Pro,系列,Virtex-2 Pro,系列在,Virtex-2,的基础上，增强了嵌入式处理功能，内嵌了,PowerPC405,内核，还包括了先进的主动互联（,Active Interconnect,）技术，以解决高性能系统所面临的挑战。此外还增加了高速串行收发器，提供了千兆以太网的解决方案。其主要特征如下所示：,采用,0.13,工艺；,核电压为,1.5V,，工作时钟可以达到,420MHz,；,支持,20,多种,I/O,接口标准；,增加了,2,个高性能,RISC,技术、频率高达,400MHz,的,PowerPC,处理器；,增加多个,3.125Gbps,速率的,Rocket,串行收发器；,内嵌了多个 硬核乘法器，提高了,DSP,处理能力；,具有完全的系统时钟管理功能，多达,12,个,DCM,模块。,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-II Pro,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-4,系列,Virtex-4,器件整合了高达,200,000,个的逻辑单元，高达,500 MHz,的性能和无可比拟的系统特性。,Vitex-4,产品基于新的高级硅片组合模块（,ASMBL,）架构，提供了一个多平台方式（,LX,、,SX,、,FX,），使设计者可以根据需求选用不同的开发平台；逻辑密度高，时钟频率能够达到,500MHz,；具备,DCM,模块、,PMCD,相位匹配时钟分频器、片上差分时钟网络；采用了集成,FIFO,控制逻辑的,500MHz SmartRAM,技术，每个,I/O,都集成了,ChipSync,源同步技术的,1 Gbps I/O,和,Xtreme DSP,逻辑片。其主要特点如下：,采用了,90,工艺，集成了高达,20,万的逻辑单元；,系统时钟,500MHz,；,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-4,系列,采用了集成,FIFO,控制逻辑的,500MHz Smart RAM,技术；,具有,DCM,模块、,PMCD,相位匹配时钟分频器和片上差分时钟网络；,每个,I/O,都集成了,ChipSync,源同步技术的,1Gbps I/O,；,具有超强的信号处理能力，集成了数以百计的,XtremeDSP,Slice,。,Vitex-4 LX,平台,FPGA,的特点是密度高达,20,万逻辑单元，是全球逻辑密度最高的,FPGA,系列之一，适合对逻辑门需求高的设计应用。,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-4,系列,Virtex-4 SX,平台提高了,DSP,、,RAM,单元与逻辑单元的比例，最多可以提供,512,个,XtremeDSP,硬核，可以工作,500MHz,，其最大的处理速率为 ，并可以以其创建,40,多种不同功能，并能多个组合实现更大规模的,DSP,模块。与,Vitex-2 Pro,系列相比，还大大降低了成本和功耗，具有极低的,DSP,成本。,SX,平台的,FPGA,非常适合应用于高速、实时的数字信号处理领域。,Virtex-4 FX,平台内嵌了,12,个,32,位,RISC PowerPC,处理器，提供了,4,个,1300 Dhrystone MIPS,、,10/100/1000,自适应的以太网,MAC,内核，协处理器控制器单元（,APU,）允许处理器在,FPGA,中构造专用指令，使,FX,器件的性能达到固定指令方式的,20,倍；此外，还包含,24,个,Rocket I/O,串行高速收发器，支持常用的,0.6Gbps,、,1.25 Gbps,、,2.5 Gbps,、,3.125 Gbps,、,4 Gbps,、,6.25 Gbps,、,10 Gbps,等高速传输速率。,FX,平台适用于复杂计算和嵌入式处理应用。,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-4,系列,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-5,系列,Virtex-5,系列是,Xilinx,最新一代的,FPGA,产品，计划提供了,4,种新型平台，每种平台都在高性能逻辑、串行连接功能、信号处理和嵌入式处理性能方面实现了最佳平衡。现有的,3,款平台为,LX,、,LXT,以及,SXT,。,LX,针对高性能逻辑进行了优化，,LXT,针对具有低功耗串行连接功能的高性能逻辑进行了优化，,SXT,针对具有低功耗串行连接功能的,DSP,和存储器密集型应用进行了优化。其主要特点如下：,采用了最新的,65,工艺，结合低功耗,IP,块将动态功耗降低了,35%,；此外，还利用,65nm ExpressFabric,技术，实现了真正的,6,输入,LUT,，并将性能提高了,2,个速度级别。,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-5,系列,内置有用于构建更大型阵列的,FIFO,逻辑和,ECC,的增强型,36 Kbit Block RAM,带有低功耗电路，可以关闭未使用的存储器。,逻辑单元多达,330,000,个，可以实现无与伦比的高性能；,I/O,引脚多达,1,200,个，可以实现高带宽存储器,/,网络接口，,1.25 Gbps LVDS,；,低功耗收发器多达,24,个，可以实现,100 Mbps - 3.75 Gbps,高速串行接口；,核电压为,1V,，,550 MHz,系统时钟；,550 MHz DSP48E slice,内置有,25 x 18 MAC,，提供,352 GMACS,的性能，能够在将资源使用率降低,50%,的情况下，实现单精度浮点运算；,第二章,可编程逻辑器件设计方法,Xilinx,公司,FPGA,器件,-Virtex-5,系列,利用内置式,PCIe,端点和以太网,MAC,模块提高面积效率 ；,更加灵活的时钟管理管道（,Clock Management Tile,）结合了用于进行精确时钟相位控制与抖动滤除的新型,PLL,和用于各种时钟综合的数字时钟管理器（,DCM,）；,采用了第二代,sparse chevron,封装，改善了信号完整性，并降低了系统成本；,增强了器件配置，支持商用,flash,存储器，从而降低了成本。,第二章,可编程逻辑器件设计方法,Xilinx,公司,PROM,器件,-,概述,Xilinx,公司的,Platform Flash PROM,能为所有型号的,Xilinx,FPGA,提供非易失性存储。全系列,PROM,的容量范围为,1Mbit,到,32Mbit,，兼容任何一款,Xilinx,的,FPGA,芯片，具备完整的工业温度特性（ 到 ），支持,IEEE1149.1,所定义的,JTAG,边界扫描协议。,PROM,芯片可以分成,3.3V,核电压的 系列和,1.8V,核电压的 系列两大类，前者主要面向底端引用，串行传输数据，且容量较小，不具备数据压缩的功能；后者主要面向高端的,FPGA,芯片，支持并行配置、设计修订（,Designing,Revisioning,）和数据压缩（,Compression,）等高级功能，以容量大、速度快著称，其详细参数如表,2-18,所示。,第二章,可编程逻辑器件设计方法,Xilinx,公司,PROM,器件,-,概述,第二章,可编程逻辑器件设计方法,XCFXXS,系列包含,XCF01S,、,XCF02S,和,XCF04S,（容量分别为：,1Mb,、,2Mb,和,4Mb,），其共同特征有,3.3V,核电压，串行配置接口以及,SOIC,封装的,VO20,封装。 内部控制信号、数据信号、时钟信号和,JTAG,信号的整体结构如图,2-19,所示。,Xilinx,公司,PROM,器件,- XCFXXS,系列,第二章,可编程逻辑器件设计方法,XCFXXP,系列有,XCP08P,、,XCF16P,和,XCF32P,（容量分别为：,8Mb,、,16Mb,和,32Mb,），其共同特征有,1.8V,核电压、串行或并行配置接口、设计修订、内嵌的数据压缩器、,FS48,封装或,VQ48,封装和内嵌振荡器。 内部控制信号、数据信号、时钟信号和,JTAG,信号的整体结构如图,2-20,所示，其先进的结构和更高的集成度在使用中带来了极大的灵活性。,Xilin