《MOS场效应晶体管》课件

,Title of this Slice,First Subtitel,2nd level,3rd Level,4th Level,5th Level,*,2024/10/7,1,第五章,MOS,场效应晶体管,5.1 MOS,场效应管,5.2 MOS,管的阈值电压,5.3,体效应,5.4,MOSFET,的温度特性,5.5 MOSFET,的噪声,5.6 MOSFET,尺寸按比例缩小,5.7 MOS,器件的二阶效应,2,5.1 MOS,场效应管,5.1.1 MOS,管伏安特性的推导,两个,PN,结,：,1）,N,型漏极与,P,型衬底；,2）,N,型源极与,P,型衬底。,同双极型晶体管中的,PN,结,一样， 在结周围由于载流,子的扩散、漂移达到动态平,衡，而产生了耗尽层。,一个电容器结构,：,栅极与栅极下面的区域形成一个电容器，是,MOS,管的核心。,图,5.1,3,MOSFET,的三个基本几何参数,栅长:,L,栅宽:,W,氧化层厚度:,t,ox,L,min,、 W,min,和,t,ox,由工艺确定,L,min,： MOS,工艺的特征尺寸(,feature size),决定,MOSFET,的速度,和,功耗等众多特性,L,和,W,由设计者选定,通常,选取,L=,L,min,，,由此，,设计者,只需选取,W,W,影响,MOSFET,的速度,，,决定电路驱动能力和,功耗,4,MOSFET,的伏安特性:,电容结构,当栅极不加电压或加负电压时，栅极下面的区域保持,P,型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了,PN,结的漏电流之外，不会有更多电流形成。,当栅极上的正电压不断升高时，,P,型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压,V,T,，,在栅极下的,P,型区域内就形成电子分布，建立起反型层，即,N,型层，把同为,N,型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷,Q,为，,Q,=,CV,ge,式中,V,ge,是栅极有效控制电压。,5,非饱和时，在漏源电压,V,ds,作用下，这些电荷,Q,将在,时间内通过沟道，因此有,MOS,的伏安特性,电荷在沟道中的渡越时间,为载流子速度，,E,ds,=,V,ds,/,L,为漏到源方向电场强度，,V,ds,为漏到源电压。,为,载流子迁移率：,n,= 650 cm,2,/(V,.,s),电子迁移率(,nMOS),p,= 240 cm,2,/(V,.,s),空穴迁移率(,pMOS),6,MOSFET,的伏安特性,方程推导,非饱和情况下，通过,MOS,管漏源间的电流,I,ds,为：,=,.,0,栅极-沟道间,氧化层介电常数,= 4.5,0,= 0.88541851,.,10,-11,C,.,V,-1.,m,-1,V,ge,是栅级对衬底的有效控制电压,其值为栅级到衬底表面的电压减,V,T,7,当,V,gs,-,V,T,=,V,ds,时，满足:,I,ds,达到最大值,I,dsmax,，,其值为,V,gs,-,V,T,=,V,ds,，,意味着近漏端的栅极有效控制电压,V,ge,=,V,gs,-,V,T,-,V,ds,=,V,gs,-,V,ds,-,V,T,=,V,gd,-,V,T,=0,感应电荷为0，,沟道夹断，电流不会再增大,，因而，这个,I,dsmax,就是饱和电流。,MOS,的伏安特性,漏极饱和电流,8,MOSFET,特性曲线,在非饱和区,线性工作区,在饱和区,(,I,ds,与,V,ds,无关) .,MOSFET,是,平方律,器件!,9,5.1.2 MOSFET,电容的组成,MOS,电容是一个相当复杂的电容，有多层介质：,首先，在栅极电极下面有一层,SiO,2,介质。,SiO,2,下面是,P,型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。,MOS,电容还与外加电压有关。,1）,当,V,gs,0,时，栅极上的正电荷排斥了,Si,中的空穴，在栅极下面的,Si,表面上，形成了一个耗尽区。,耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为,X,p,的整个耗尽区内，而栅极上的正电荷则集中在栅极表面。这说明了,MOS,电容器可以看成两个电容器的串联。,以,SiO,2,为介质的电容器,C,ox,以耗尽层为介质的电容器,C,Si,总电容,C,为:,比原来的,C,ox,要小些。,11,MOS,电容,束缚电荷层厚度,耗尽层电容的计算方法同,PN,结的耗尽层电容的计算方法相同:,利用泊松公式,式中,N,A,是,P,型衬底中的,掺杂浓度，将上式积分,得耗尽区上的电位差,：,从而得出,束缚电荷层厚度,12,MOS,电容,耗尽层电容,这时，在耗尽层中束缚电荷的总量为，,它是耗尽层两侧电位差,的函数，因此，耗尽层电容为，,是一个非线性电容，随电位差的增大而减小。,13,MOS,电容,耗尽层电容特性,随着,V,gs,的增大，排斥掉更多的空穴，耗尽层厚度,X,p,增大，耗尽层上的电压降,就增大，因而耗尽层电容,C,Si,就减小。耗尽层上的电压降的增大，实际上就意味着,Si,表面电位势垒的下降，意味着,Si,表面能级的下降。,一旦,Si,表面能级下降到,P,型衬底的费米能级，,Si,表面的半导体呈中性。这时，在,Si,表面，电子浓度与空穴浓度,相等,，成为本征半导体。,14,MOS,电容,耗尽层电容特性(续),3,）,若,V,gs,再增大，排斥掉更多的空穴，吸引了更多的电子，使得,Si,表面电位下降，能级下降，达到低于,P,型衬底的费米能级。这时，,Si,表面的电子浓度超过了空穴的浓度，半导体呈,N,型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。,随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就,减慢,了，相应的,MOS,电容,C,Si,的减小也减慢了,。,15,4）,当,V,gs,增加，达到,V,T,值，,Si,表面电位的下降，能级下降已达到,P,型衬底的费米能级与本征半导体能级差的二倍,。,它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，电子浓度已达到原先的空穴浓度这样的反型层就是强反型层。显然，耗尽层厚度不再增加，,C,Si,也不再减小。这样，,就达到最小值,C,min,。,最小的,C,Si,是由最大的耗尽层厚度,X,pmax,计算出来的。,MOS,电容,耗尽层电容特性(续),16,MOS,电容,凹谷特性,5）,当,V,gs,继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。耗尽层电容将增大。两个电容串联后，,C,将增加。当,V,gs,足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，,C = C,ox,。,电容曲线出现了凹谷形，如,图,6.2,。,必须指出，上述讨论未考虑到反型层中的电子是哪里来的。若该,MOS,电容是一个孤立的电容，这些电子只能依靠共价键的分解来提供，它是一个慢过程，,ms,级。,17,MOS,电容,测量,若测量电容的方法是逐点测量法一种慢进程，那么将测量到这种凹谷曲线。,图,5.2,18,MOS,电容,凹谷特性测量,若测量电容采用高频方法，譬如，扫频方法，电压变化很快。共价键就来不及瓦解，反型层就无法及时形成，于是，电容曲线就回到,C,ox,值。,然而，在大部分场合，,MOS,电容与,n,+,区接在一起，有大量的电子来源，反型层可以很快形成，故不论测量频率多高，电压变化多快，电容曲线都呈凹谷形。,19,5.1.3 MOS,电容,的计算,MOS,电容,C,仅仅是栅极对衬底的电容，不是外电路中可以观察的电容,C,g,， C,s,和,C,d,。MOS,电容,C,对,C,g,，C,d,有所贡献。在源极和衬底之间有结电容,C,sb,，,在漏极和衬底之间也有结电容,C,db,。,另外，源极耗尽区、漏极,耗尽区都渗进到栅极下面的,区域。又，栅极与漏极扩散,区，栅极与源极扩散区都存,在着某些交迭，故客观上存,在着,C,gs,和,C,gd,。,当然，引出,线之间还有杂散电容，可,以计入,C,gs,和,C,gd,。,图,5.3,20,C,g,、C,d,的值还与所加的电压有关:,1）,若,V,gs,V,T,，,沟道建立，,MOS,管导通。,MOS,电容是变化的，呈凹谷状，从,C,ox,下降到最低点，又回到,C,ox,。,这时，,MOS,电容,C,对,C,g,，C,d,都有贡献，它们的分配取决于,MOS,管的工作状态。,MOS,电容的计算,21,MOS,电容的计算,若处于,非饱和状态,，则按1/3与2/3分配，即,C,g,= C,gs,+,2/3,C,C,d,= C,db,+1/3C,那是因为在非饱和状态下，与栅极电荷成比例的沟道电流为,由,V,gs,和,V,ds,的系数可知栅极电压,V,gs,对栅极电荷的影响力，与漏极电压,V,ds,对栅极电荷的影响力为2:1的关系，故贡献将分别为 2/3与1/3 。,22,MOS,电容的计算(续),若处于,饱和,状态，则,表明沟道电荷已与,V,ds,无关，沟道已夹断。那么，,C,g,= C,gs,+ 2/3 C， C,d,= C,db,+ 0,在饱和状态下，沟道长度受到,V,ds,的调制，,L,变小,23,MOS,电容的计算(续),当,V,ds,增加时，,L,增大，,I,ds,增加，那是因为载流子速度增加了，它与,C,的分配无关。然而，,L,的增大使得漏极耗尽层宽度有所增加，增大了结电容。故，,C,g,= C,gs,+,2,/,3,C,C,d,= C,db,+ 0 +,C,db,24,深亚微米,CMOS IC,工艺的寄生电容(数据),Cap.N+Act.P+Act.PolyM1M2M3Units,Area (sub.)5269378325108aF/um,2,Area (poly)541811aF/um,2,Area (M1)46 17aF/um,2,Area (M2)49aF/um,2,Area (N+act.)3599aF/um,2,Area (P+act.)3415aF/um,2,Fringe (sub.)249261aF/um,25,深亚微米,CMOS IC,工艺的寄生电容(图示),Cross view of parasitic capacitor of TSMC_0.35um CMOS technology,26,5.2 MOSFET,的阈值电压,V,T,阈值电压是,MOS,器件的一个重要参数。按,MOS,沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的,MOS,器件：,耗尽型(,Depletion),：,沟道在,V,gs,=0,时已经存在。当,V,gs,“,负”到一定程度时截止。一般情况，这类器件用作负载。,增强型(,Enhancement)：,在正常情况下它是截止的，只有当,V,gs,“,正”到一定程度，才会导通，故用作开关。,27,V,T,的组成,概念上讲,V,T,就是将栅极下面的,Si,表面从,P,型,Si,变为,N,型,Si,所必要的电压。,它,由两个分量组成, 即:,V,T,= U,s,+ V,ox,U,s,: Si,表面电位,;,V,ox,: SiO,2,层上的压降。,图,5.5,28,1.,U,s,的计算,将栅极下面的,Si,表面从,P/N,型,Si,变为,N/P,型,Si,所必要的电压,U,s,与衬底浓度,N,a,有关。,在半导体理论中，,P,型半导体的费米能级是靠近满带的，而,N,型半导体的费米能级则是靠近导带的。要想把,P,型变为,N,型，外加电压必须补偿这两个费米能级之差。,所以有:,图,5.4,29,2.,V,ox,的计算,V,ox,根据右图,从金属到氧化物到,Si,衬底,Xm,处的,电场分布曲线导出:,30,V,T,的理想计算公式,在工艺环境确定后，,MOS,管的阈值电压,V,T,主要决定于：,1.,衬底的掺杂浓度,N,a,。,2. C,ox,31,5.3 MOSFET,的体效应,前面的推导都假设源极和衬底都接地，认为,V,gs,是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地,源极不接地时对,V,T,值的影响称为体效应(,Body Effect),。,图,5.6,32,图,5.7,某一,CMOS,工艺条件下，,NMOS,阈值电压随源极,-,衬底电压的变化曲线,33,5.4 MOSFET,的温度特性,MOSFET,的温度特性主要来源于沟道中载流子的迁移率 和阈值电压,V,T,随温度的变化。,载流子的迁移率随温度变化的基本特征是：,T,由于,所以，,T,g,m,阈值电压,V,T,的绝对值同样是随温度的升高而减小：,T,V,T,V,T,(,T,),(2,4) mV/C,V,T,的变化与衬底的杂质浓度,N,i,和氧化层的厚 度,t,ox,有关：,(,N,i,t,ox,),V,T,(,T,),34,5.5 MOSFET,的噪声,MOSFET,的噪声来源主要由两部分：,热噪声(,thermal noise),闪烁噪声(,flicker noise，1/f-noise),35,MOSFET,的噪声(,续),热噪声是由沟道内载流子的无规则热运动造成 的，通过沟道电阻生成热噪声电压,v,eg,(,T,，,t,)，,其等效电压值可近似表达为,D,f,为所研究的频带宽度,T,是绝对温度.,设,MOS,模拟电路工作在饱和区,g,m,可写为,所以，,结论：,增加,MOS,的栅宽和偏置电流，可减小器件的热噪声,。,36,闪烁噪声(,flicker noise，1/,f,-noise),的形成机理：,沟,道处,SiO,2,与,Si,界面上电子的充放电而引起,。,闪烁噪声的等效电压值可表达为,K,2,是一个系数，典型值为3,10,24,V,2,F/Hz。,因为,1，所以闪烁噪声被称之为1/,f,噪声,。,电路设计时，,增加栅长,W,，,可降低闪烁噪声。,MOSFET,的噪声(,续),37,两点重要说明：,1. 有源器件的噪声特性对于小信号放大器,和,振荡器等模拟电路,的,设计是至关重要的；,2. 所有,FET(MOSFET, MESFET,等)的1/,f,噪声都高出相应的,BJT,的1/,f,噪声约10倍。这一特征在考虑振荡器电路方案时必须要给予重视。,MOSFET,的噪声(,续),38,MOSFET,尺寸缩小对器件性能的影响,MOSFET,特性,：,非饱和区,饱和区,5.6 MOSFET,尺寸按比例缩小,(Scaling-down),39,结论1,：,L,I,ds,t,ox,I,ds,L,+,t,ox,I,ds, ,减小,L,和,t,ox,引起,MOSFET,的电流控制能力提高,结论2：,W,I,ds,P,减小,W,引起,MOSFET,的电流控制能力和输出功率减小,结论3：(,L,+,t,ox,+W,),I,ds,=C,A,MOS,同时减小,L,，,t,ox,和,W，,可保持,I,ds,不变，但导致,器件占用面积减小，电路集成度提高。,总,结论：,缩小,MOSFET,尺寸是,VLSI,发展的总趋势,！,MOSFET,尺寸缩小对器件性能的影响,40,减小,L,引起的问题：,L,V,ds=C,(,E,ch,，,V,dsmax,),即,在,V,ds,V,dsmax,=V,DD,不变的情况下，减小,L,将导致击穿电压降低。,解决方案：减小,L,的同时降低电源电压,V,DD,。,降低电源电压的关键：,降低开启电压,V,T,MOSFET,尺寸缩小对器件性能的影响,图,5.8,41,栅长、阈值电压、与电源电压,L(,m)1020.50.350.18,V,T,(V) 7-9 410.60.4,V,DD,(V) 201253.31.8,42,V,T,的功能与降低,V,T,的措施,V,T,的功能：,1) 在栅极下面的,Si,区域中形成反型层；,2) 克服,SiO,2,介质上的压降。,降低,V,T,的措施：,1) 降低衬底中的杂质浓度，采用高电阻率的衬底;,2) 减小,SiO,2,介质的厚度,t,ox,。,(,两项措施都是工艺方面的问题),43,MOSFET,的跨导,g,m,和输出电导,g,ds,根据,MOSFET,的跨导,g,m,的定义为,：,MOSFET I-V,特性求得,：,MOSFET,的优值:,L,0,44,MOSFET,的动态特性和尺寸缩小的影响,MOSFET,电路等效于一个含有受控源,I,ds,的,RC,网络。,I,ds,：,I,ds,(,V,gs,),R：,I,ds,(,V,ds,)，R,metal,，R,poly-Si,，R,diff,C：C,gs,，C,gd,，C,ds,，C,gb,，C,sb,，C,db,，C,mm,，C,mb,C,g,= C,gs,+C,gd,+ C,gb,关键电容值,45,MOSFET,的动态特性，亦即速度，取决于,RC,网络的充放电的快慢，进而取决于,电流源,I,ds,的驱动能力，跨导的大小，,RC,时间常数的大小，,充放电的电压范围，即电源电压的高低。,MOSFET,的动态特性和尺寸缩小的影响,46,MOSFET,的速度可以用单级非门(反相器)的时延,D,来表征。,Scaling-down(,L,W,t,ox,V,DD,),对,MOSFET,速度的影响：,(,L,，,W,，,t,ox,),I,ds,D,基本不变, 但是,V,DD,结论：,器件尺寸连同,V,DD,同步缩小，器件的速度提高。,MOSFET,的动态特性和尺寸缩小的影响,47,MOSFET,尺寸,按比例,缩小的,三种方案,1),恒电场,(,constant electrical field),2),恒电压(,constant voltage),3),准恒电压(,Quasi-constant voltage),48,Scaling-down,的三种方案(,续),采用恒电场,CE,缩减方案, 缩减因子为,(1),时, 电路指标变化,。,49,Scaling-down,的三种方案(,续),MOSFET,特征尺寸按,(,1)缩减的众多优点：,电路密度增加,2,倍,VLSI, ULSI,功耗降低,2,倍,器件时延降低,倍,器件速率提高,倍,线路上的延迟不变,优值增加,2,倍,这就是为什么人们把,MOS,工艺的特征尺寸做得一小再小，使得,MOS,电路规模越来越大，,MOS,电路速率越来越高的重要原因。,50,5.7 MOS,器件的二阶效应,随着,MOS,工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的,MOS,器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。,二阶效应出于两种原因：,1) 当器件尺寸缩小时，电源电压还得保持为5,V，,于是，平均电场强度增加了，引起了许多二次效应。,2) 当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。,下面具体讨论二阶效应在各方面的表现。,51,L,和,W,的变化,在一阶理论的设计方法中，总认为,L、W,是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的,L、W,并不是原先版图上所定义的,L、W。,原因之一在于制造误差，如右图所示；原因之二是,L、W,定义本身就不确切，不符合实际情况。,图,5.9,52,L,和,W,的变化(续),通常，在,IC,中各晶体管之间是由场氧化区（,field oxide）,来隔离的。在版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的,SiO,2,形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生,MOS,管呢？不会的。因为,MOS,管的开启电压为，,对于,IC,中的,MOS,管，,SiO,2,层很薄，,C,ox,较大，,V,T,较小。对于场区，,SiO,2,层很厚，,C,ox,很小，电容上的压降很大，使得这个场区的寄生,MOS,管的开启电压远远大于电源电压，即,V,TF,V,DD,。,这里寄生的,MOS,管永远不会打开，不能形成,MOS,管,(,如图,5.9b),。,53,另外，人们又在氧化区的下面注入称为场注入区（,field implant）,的,P,+,区,，,如下图所示。这样，在氧化区下面衬底的,N,a,值,较大，也提高了寄生,MOS,管的开启电压。同时，这个注入区也用来控制表面的漏电流。如果没有这个,P,+,注入区，那么，两个,MOS,管的耗尽区很靠近，漏电增大。由于,P,+,是联在衬底上的，处于最低电位，于是，反向结隔离性能良好，漏电流大大减小。,结论: 所以，在实际情况中，需要一个很厚的氧化区和一个注入区，给工艺制造带来了新的问题。,图,5.10,场注入,54,L,和,W,的变化(续),制造步骤：先用有源区的,mask，,在场区外生成一个氮化硅的斑区。然后，再以这个斑区作为,implant mask，,注入,P,+,区。最后，以这个斑区为掩膜生成氧化区。然而，在氧化过程中，氧气会从斑区的边沿处渗入，造成了氧化区具有鸟嘴形（,bird beak）。,Bird beak,的形状和大小与氧化工艺中的参数有关，但是有一点是肯定的，器件尺寸，有源区的边沿更动了。器件的宽度不再是版图上所画的,W,drawn,，,而是,W，,W,= W,drawn,2,W,式中,W,就是,bird beak,侵入部分，其大小差不多等于氧化区厚度的数量级。当器件尺寸还不是很小时，这个,W,影响不大；当器件缩小后，这个,W,是可观的，它影响了开启电压。,55,L,和,W,的变化(续),另一方面，那个注入区也有影响。由于,P,+,区是先做好的，后来在高温氧化时，这个,P,+,区中的杂质也扩散了，侵入到管子区域，改变了衬底的浓度,N,a,，,影响了开启电压。,同时，扩散电容也增大了，,N,+,区与,P,+,区的击穿电压降低。另外，栅极长度,L,不等于原先版图上所绘制的,L,drawn,，,也减小了，如图所示。,L,drawn,是图上绘制的栅极长度。,L,final,是加工完后的实际栅极长度。,L,final,= L,drawn,2,L,poly,56,L,和,W,的变化(续),尺寸缩小的原因是在蚀刻（,etching）,过程中，多晶硅（,Ploy）,被腐蚀掉了。,另一方面，扩散区又延伸进去了，两边合起来延伸了2,L,diff,，,故沟道长度仅仅是，,L,= L,drawn,2,L,poly,2,L,diff,这2,L,diff,是重叠区，也增加了结电容。,C,gs,= W,L,diff,C,ox,C,gd,= W,L,diff,C,ox,式中,C,ox,是单位面积电容。,57,5.7.2,迁移率的退化,众所周知，,MOS,管的电流与迁移率,成正比。在设计器件或者计算,MOS,管参数时，常常假定,是常数。而实际上，,并不是常数。从器件的外特性来看，至少有三个因素影响,值，它们是：温度,T，,垂直电场,E,v,，,水平电场,E,h,。,1）,特征迁移率,0,0,与制造工艺密切相关。它取决于表面电荷密度，衬底掺杂和晶片趋向。,0,还与温度,T,有关，温度升高时，,0,就降低。如果从25增加到100，,0,将下降一半。因而，在,MOS,管正常工作温度范围内，要考虑,0,是变化的。,58,迁移率的退化（续）,2） 迁移率,的退化的第二个原因：还有电场强度,通常，电场强度,E,增加时，,是减小的。然而，电场,E,有水平分量和垂直分量，因而,将随,E,v,，E,h,而退化。,通常，,可以表示为，,=,0,(,T)f,v,(V,g,V,s,V,d,)f,h,(V,g,V,s,V,d,),其中，,0,(,T),是温度的函数，,0,(,T) = kT,M,于是，,在半导体,Si,内，,M=1.5，,这是,Spice,中所用的参数。但在反型层内（,NMOS,管），,M=2，,所以，一般认为，,M,值是处在1.5,2之间。,0,的典型值为，,N,沟道,MOS,管，,0,=600,cm,2,/V,S；P,沟道,MOS,管，,0,=250,cm,2,/V,S。,式中,f,v,是垂直电场的退化函数；,f,h,是水平电场的退化函数。,59,迁移率的退化（续）,通常，,f,v,采用如下公式，,式中，,V,c,是临界电压，,V,c,=,c,t,ox,，,c,是临界电场，,c,=2,10,5,V/cm 。,垂直,值退化大约为25%,50%。,水平电场对,的影响，比垂直电场大得多。因为水平电场将加速载流子运动。当载流子速度被加速到一个大的数值，水平速度会饱和。一般来讲，,N,型,Si,的,0,远大于,P,型,Si,的,0,。然而，这两种载流子的饱和速度是相同的。,对于一个高性能器件来说，载流子是以最高速度，即饱和速度通过沟道的。这时，,P,沟道管子的性能与,N,沟道管子差不多相等。这并不是,P,型器件得到改进，而是,N,型器件有所退化。,60,迁移率的退化（续）,经过长期研究，已经确定，在电场不强时，,N,沟道的,确实比,P,沟道的,大得多，约2.5倍。但当电场增强时，这个差距就缩小，当电场强到一定程度，,N,管与,P,管达到同一饱和速度，得到同一个,值。它与掺杂几乎无关。,61,5.7.3,沟道长度调制,简化的,MOS,原理中，认为饱和后，电流不再增加。事实上，饱和区中，当,V,ds,增加时，,I,ds,仍然增加的。这是因为沟道两端的耗尽区的宽度增加了，而反型层上的饱和电压不变，沟道距离减小了，于是沟道中水平电场增强了，增加了电流。故器件的有效沟道长度为，,L = L,式中,是漏极区的耗尽区的,宽度，如右图所示，且有,其中,V,ds,V,Dsat,是耗尽区上的电压。如果衬底掺杂高，那么这种调制效应就减小了。,62,5.7.4,短沟道效应引起门限电压变化,迄今，我们对,MOS,管的分析全是一维的。无论是垂直方向，还是水平方向，都是一维计算的。我们隐含地假定，所有的电场效应都是正交的。然而，这种假定在沟道区的边沿上是不成立的。因为沟道很短，很窄，边沿效应对器件特性有重大影响。（最重要的短沟道效应是,V,T,的减小。）,加在栅极上的正电压首先是用来赶走,P,型衬底中的多数载流子空穴，使栅极下面的区域形成耗尽层，从而降低了,Si,表面的电位。当这个电位低到,P,型衬底的费米能级时，半导体出现中性。这时，电子浓度和空穴浓度相等。若再增加栅极电压，就形成反型层。,63,短沟道效应引起门限电压变化(续),栅极感应所生成的耗尽区，与源、漏耗尽区是连接在一起的。显然，有部分区域是重叠的。那里的耗尽区是由栅极感应与扩散平衡共同形成的。差不多一半由感应产生，另一半由扩散形成。这样，栅极电压只要稍加一点，就可以在栅极下面形成耗尽区，如下图所示。,Q,B, = Q,B,Q,L,故门限电压,V,T,必然降低。,图,5.13,64,短沟道效应引起门限电压变化(续),对于长沟道,MOS,管，影响不大。但是当沟道长度,L5,后，,V,T,降低是极其明显的，如图所示。,图,5.14,65,5.7.5,狭沟道引起的门限电压,V,T,的变化,如果沟道太窄，即,W,太小，那么栅极的边缘电场会引起,Si,衬底中的电离化，产生了附加的耗尽区，因而，增加了门限电压，如图所示。,由此可见，这些短沟道、狭沟道效应，对于工艺控制是比较敏感的。,图,5.15,