VHDL数字频率计设计课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,6.5,数字频率计的设计,1.,设计思路,图,6.5,是,8,位十进制数字频率计的电路逻辑图，它由一个测频控制信号发生器,TESTCTL,、,8,个有时钟使能的十进制计数器,CNT10,、,一个,32,位锁存器,REG32B,组成。以下分别叙述频率计各逻辑模块的功能与设计方法。,图,6.5 8,位十进制数字频率计逻辑图,1),测频控制信号发生器设计,频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求,TESTCTL,的计数使能信号,TSTEN,能产生一个,1,秒脉宽的周期信号，并对频率计的每一计数器,CNT10,的,ENA,使能端进行同步控制。当,TSTEN,高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号,LOAD,的上跳沿将计数器在前,1,秒钟的计数值锁存进,32,位锁存器,REG32B,中，并由外部的,7,段译码器译出并稳定显示。锁存信号之后，必须有一清零信号,CLR_CNT,对计数器进行清零，为下,1,秒钟的计数操作作准备。测频控制信号发生器的工作时序如图,6.6,所示。为了产生这个时序图，需首先建立一个由,D,触发器构成的二分频器，在每次时钟,CLK,上沿到来时其值翻转。,其中控制信号时钟,CLK,的频率取,1 Hz,，,而信号,TSTEN,的脉宽恰好为,1 s,，,可以用作闸门信号。此时，根据测频的时序要求，可得出信号,LOAD,和,CLR_CNT,的逻辑描述。由图,6.6,可见，在计数完成后，即计数使能信号,TSTEN,在,1 s,的高电平后，利用其反相值的上跳沿产生一个锁存信号,LOAD,，,0.5 s,后，,CLR_CNT,产生一个清零信号上跳沿。,高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真,(TIMING SIMULATION),，,防止可能产生的毛刺。,图,6.6,测频控制信号发生器工作时序,2),寄存器,REG32B,设计,设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有,32,位,BCD,码存在于此模块的输入口，在信号,LOAD,的上升沿后即被锁存到寄存器,REG32B,的内部，并由,REG32B,的输出端输出，然后由实验板上的,7,段译码器译成能在数码管上显示输出的相对应的数值。,3),十进制计数器,CNT10,的设计,如图,6.5,所示，此十进制计数器的特殊之处是，有一时钟使能输入端,ENA,，,用于锁定计数值。当高电平时计数允许，低电平时禁止计数。,2.VHDL,源程序,1),有时钟使能的十进制计数器的源程序,CNT10.VHD,LIBRARY IEEE,；,USE IEEE.STD_LOGIC_1164.ALL,；,-,有时钟使能的十进制计数器,ENTITY CNT10 IS,PORT(CLK,：,IN STD_LOGIC,；,-,计数时钟信号,CLR,：,IN STD_LOGIC,；,-,清零信号,END,：,IN STD_LOGIC,；,-,计数使能信号,CQ,：,OUT INTEGER RANGE 0 TO 15,；,-4,位计数结果输出,CARRY_OUT,：,OUT STD_LOGIC),；,-,计数进位,END CNT10,；,ARCHITECTURE ART OF CNT10 IS,SIGNAL CQI,：,INTEGER RANGE 0 TO 15,；,BEGIN,PROCESS(CLK,，,CLR,，,ENA),BEGIN,IF CLR=1 THEN CQI=0,；,-,计数器异步清零,ELSIF CLKEVENT AND CLK=1 THEN,IF ENA=1 THEN,IF CQI9 THEN CQI=CQI+1,；,ELSE CQI=0,；,END IF,；,-,等于,9,，则计数器清零,END IF,；,END IF,；,END PROCESS,；,PROCESS(CQI),BEGIN,IF CQI=9 THEN CARRY_OUT=1,；,-,进位输出,ELSE CARRY_OUT=0,；,END IF,；,END PROCESS,；,CQ=CQI,；,END ART,；,2)32,位锁存器的源程序,REG32B.VHD,LIBRARY IEEE,；,-32,位锁存器,USE IEEE.STD_LOGIC_1164.ALL,；,ENTITY REG32B IS,PORT(LOAD,：,IN STD_LOGIC,；,DIN,：,IN STD_LOGIC_VECTOR(31 DOWNTO 0),；,DOUT,：,OUT STD_LOGEC_VECTOR(31 DOWNTO 0),；,END REG32B,；,ARCHITECTURE ART OF REG32B IS,BEGIN,PROCESS(LOAD,，,DIN),BEGIN,IF LOAD EVENT AND LOAD=1 THEN DOUT=DIN,；,-,锁存输入数据,END IF,；,END PROCESS,；,END ART,；,3),测频控制信号发生器的源程序,TESTCTL.VHD,LIBRARY IEEE,；,USE IEEE.STD_LOGIC_1164.ALL,；,-,测频控制信号发生器,USE IEEE.STD_LOGIC_UNSIGNED.ALL,ENTITY TESTCTL IS,PORT(CLK,：,IN STD_LOGIC,；,-1 Hz,测频控制时钟,TSTEN,：,OUT STD_LOGIC,；,-,计数器时钟使能,CLR_CNT,：,OUT STD_LOGIC,；,-,计数器清零,LOAD,：,OUT STD_LOGIC),；,-,输出锁存信号,END TESTCTL,；,ARCHITECTURE ART OF TESTCTL IS,SIGNAL Dvi2CLK,：,STD_LOGIC,；,BEGIN,PROCESS(CLK),BEGIN,IF CLKEVENT AND CLK=1 THEN -1 Hz,时钟二分频,Div2CLK=NOT Div2CLK,；,END IF,；,END PROCESS,；,PROCESS(CLK,，,Div2CLK),BEGIN,IF CLK=0 AND Div2CLK=0 THEN -,产生计数器清零信号,CLR_CNT=1,；,ELSE CLR_CNT=0,；,END IF,；,END PROCESS,；,LOAD=NOT Div2CLK,；,TSTENCLK，TSTEN=TSTEN，,CLR_CNT=CLR_CNT，LOAD=LOAD)；,U1：CNT10 PORT MAP(CLK=FSIN，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(3 DOWNTO 0)，CARRY_OUT=CARRY1)；,U2：CNT10 PORT MAP(CLK=CARRY1，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(7 DOWNTO 4)，CARRY_OUT=CARRY2)；,U3：CNT10 PORT MAP(CLK=CARRY2，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(11 DOWNTO 8)，CARRY_OUT=CARRY3)；,U4：CNT10 PORT MAP(CLK=CARRY3，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(15 DOWNTO 12)，CARRY_OUT=CARRY4)；,U5：CNT10 PORT MAP(CLK=CARRY4，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(19 DOWNTO 16)，CARRY_OUT=CARRY5)；,U6：CNT10 PORT MAP(CLK=CARRY5，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(23 DOWNTO 20)，CARRY_OUT=CARRY6)；,U7：CNT10 PORT MAP(CLK=CARRY6，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(27 DOWNTO 24)，CARRY_OUT=CARRY7)；,U8：CNT10 PORT MAP(CLK=CARRY7，CLR=CLR_CNT，ENA=TSTEN，,CQ=DIN(31 DOWNTO 28)，CARRY_OUT=CARRY8)；,U9：,REG32B PORT MAP(LOAD=LOAD，DIN=DIN(31 DOWNTO 0)，DOUT=DOUT)；,END ART；,3.,硬件逻辑验证,选择实验电路结构图,NO.0,，,由,5.2,节的实验电路结构图,NO.0,和图,6.5,确定引脚的锁定，测频控制器时钟信号,CLK(1 Hz),可接,CLOCK1,，,待测频,FSIN,可接,CLOCK0,，,8,位数码显示输出,DOUT31.0,接,PIO47PIO16,。,进行硬件验证时方法如下：选择实验模式,0,，测频控制器时钟信号,CLK,与,CLOCK1,信号组中的,1 Hz,信号相接，待测频,FSIN,与,CLOCK0,信号组中的某个信号相接，数码管应显示来自,CLOCK0,的频率。,