数字电路逻辑设计 第8章1 可编程逻辑器件及其应用

第,8,章 可编程逻辑器件及其应用,8.1,可编程阵列逻辑,（,PAL,）,器件,8.2,通用阵列逻辑,（,GAL,）,器件,8.3,复杂可编程逻辑器件,（,CPLD,）,8.4,现场可编程门阵列,（,FPGA,）,器件,8.5,可编程逻辑器件的开发,简 介,连接线与点增多,抗干扰下降,传统的逻辑系统:,当规模增大时,焊点多，可靠性下降；,系统规模增加，成本升高；,功耗增加；,占用空间扩大。,系统放在一个芯片内,专用集成电路（简称,ASIC）,简 介,半定制,标准单元,（,Standard Cell Array,简称,SCA）,门阵列,（,Gate Array,简称,GA ）,可编程逻辑器件,（,Programmable Logic Device）,近年来,PLD,从芯片密度、速度等方面发展迅速，已成为一个重要分支。,MAX7128S,ASIC,全定制（,Full Custom Design IC）,厂商直接做出,厂商做出半成品,半定制（,Semi-Custom Design IC）,简 介,可编程逻辑器件,PLD,概述,PLD,SPLD,HDPLD,CPLD,FPGA,任何组合函数都可表示为与或表达式：,用两级与或电路实现,SCA,CPLD,GA,PROM,PLA,PAL,GAL,由大量的二级与,或单元电路组成,与固定，或编程,与或均可编程,与编程，或固定,单元电路,与或阵列,逻辑模块,PLD,有多种品种：,PROM、PLA、PAL、GAL、EPLD,和,FPGA,等。但它们组成结构基本相似,与门,阵列,或门,阵列,乘积项,和项,PLD,主体,输入,电路,输入信号,互补,输入,输出,电路,输出函数,反馈输入信号,可由或阵列直接输出，,构成组合；,通过寄存器输出，,构成时序方式输出。,可直接,输出,也可反馈到输入,输出既可以是低电平有,效，又可以是高电平有效。,一、,PLD,的基本结构,可编程逻辑器件,PLD,概述,二、,PLD,的逻辑符号表示方法,1. 输入缓冲器表示方法,A,A,A,2. 与门的表示方法,PLD,具有较大的与或阵列，逻辑图,的画法与传统的画法有所不同。,A,B,C,D,F,1,固定连接,编程连接,F,1,=ABC,可编程逻辑器件,PLD,概述,A,B,C,D,F,2,F,2,=B+C+D,二、,PLD,的逻辑符号表示方法,3.,或门的表示方法,可编程逻辑器件,PLD,概述,4.,三种特殊表示方法,1.输入全编程，输出为0。,2.也可简单地对应的与门中画叉，因此,E=D,。,3.乘积项与任何输入信号都没有接通，相当与门输出为1。,可编程逻辑器件,PLD,概述,下图给出最简单的,PROM,电路图，右图是左图的简化形式。,实现的函数为：,固定连接点,（与）,编程连接点,（或）,实现函数的表达式：,最小项表达式,（1）与固定、或编程：,ROM,和,PROM,（2）与或全编程：,PLA,（3）与编程、或固定：,PAL、GAL,和,HDPLD,根据与或阵列是否可编程分为三类：,三、,PLD,的分类,可编程逻辑器件,PLD,概述,1.,与固定、或编程,A,B,C,B,C,A,0 0 0,0 0 1,0 1 0,1 1 1,连接点编程时，需画一个叉。,输,出,全,部,最,小,项,全译码,A B C,三、,PLD,的分类,与阵列全固定，,ROM,和,PROM,可编程逻辑器件,PLD,概述,2.,与、或全编程,代表器件是,PLA,（Programmable Logic Array），,下图给出了,PLA,的阵列结构。,不象,PROM,那样与阵列需要全译码。,由于,与或阵列均能编程,的特点，在实现函数时，,所需的是简化后的乘积项之和,，这样阵列规模比,PROM,小得多。,可编程,可编程,三、,PLD,的分类,可编程逻辑器件,PLD,概述,3. 与编程、或固定,在这种结构中，或阵列固定若干个乘积项输出。,O,1,代表器件,PAL,（Programmable Array Logic）,和,GAL,（Generic Array Logic）,。,三、,PLD,的分类,每个交叉点都可编程。,O,1,为两个乘积项之和。,可编程逻辑器件,PLD,概述,3,种基本的,PLD,结构,与阵列固定,或阵列可编程,PROM,或阵列固定,与阵列可编程,PAL,与阵列可编程,或阵列可编程,PLA,可编程逻辑器件,PLD,概述,采用,PLD,设计数字系统和中小规模相比具有如下特点：,1.,系统体积减小：,单片,PLD,有很高的密度，可容纳中小规模集成电路的几片到十几片；,2.,逻辑设计的灵活性增强：,使用,PLD,器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；,3.,设计周期缩短：,由于可编程特性，用,PLD,设计一个系统所需时间为缩短；,4.,系统处理速度提高：,实现逻辑功能比用中小规模器件所需的逻辑级数少。简化了系统设计，减少了级间延迟，提高了系统的处理速度；,5.,系统成本降低：,由于,PLD,集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；,6.,系统的可靠性提高：,减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增加了系统的可靠性；,7.,系统具有加密功能：,某些,PLD,器件本身具有加密功能。,可编程逻辑器件,PLD,概述,用可编程逻辑器件设计电路需要相应的,开发软件平台,和,编程器,，可编程逻辑器件开发软件和相应的编程器多种多样。,特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。,可编程逻辑器件设计电路过程如下图所示：,电,路方,设案,计,设,计,输,入,优,化,电,路,选,择,器,件,编,程,器时,件序,功检,能查,设计人员完成,用,PLD,实现逻辑电路的方法与过程,可编程逻辑器件,PLD,概述,一、可编程逻辑阵列,PLA,可编程逻辑阵列,PLA,和,PROM,相比之下，有如下特点：,1.,PROM,是与阵列固定、或阵列可编程，而,PLA,是与和或阵列全可编程；,2.,PROM,与阵列是全译码的形式，而,PLA,是根据需要产生乘积项，从而减小了阵列的规模；,3.,PROM,实现的逻辑函数采用最小项表达式来描述。而用,PLA,实现逻辑函数时，运用简化后的最简与或式.,4. 在,PLA,中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。,第二节 可编程逻辑阵列,PLA,8.1,可编程阵列逻辑,（,PAL,）,器件,8.1.1,现场可编程逻辑阵列（,FPLA,）,器件,8.1.2,PAL,器件的基本结构,8.1.3,PAL,器件的输出和反馈结构,8.1.4,PAL,器件编号与典型,PAL,器件介绍,8.1.5,PAL,器件的应用,Programmable Array Logic,可编程,与,阵列,n,输入,k,2,n,可编程,或,阵列,m,k,输出,FPLA,器件的基本结构框图,FPLA,器件是在,PROM,的基础上发展而来的，由,与,、,或,两级可编程逻辑阵列构成。,不需要包含输入信号所有可能的组合。,8.1.1,现场可编程逻辑阵列（,FPLA,）,器件,1,1,1,&,&,&,&,1,1,A,B,C,A,B,C,(,a,),FPLA,基本结构示例,1,(,b,),基本熔丝结构,1,1,A,B,C,A,B,C,V,CC,可编程,与,阵列,可编程,或,阵列,A,B,C,可编程与阵列,可编程,或,阵列,被编程连接,被编程不连接,(,c,),FPLA,器件的映像逻辑图,相,与,相,或,这种类型,FPLA,器件的电路中不包含触发器，因此只能用来设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增加含有触发器的芯片。,可编程,或,阵列,I,2,可编程,与,阵列,固定,或,阵列,固定连接,可编程连接,PAL,器件的基本结构,I,1,I,0,&,1,&,&,&,&,&,1,1,输出,反馈,输出反馈单元,反馈输入,O,2,O,1,O,0,8.1.2,PAL,器件的基本结构,PAL,器件由可编程的,与,阵列、固定的,或,阵列和输出反馈单元组成。,不同型号,PAL,器件有不同的输出和反馈结构，适用于各种组合逻辑电路和时序逻辑电路的设计。,&,&,&,&,I,i,1,O,i,从其他输入端来,(,a,),输出低电平有效,&,&,&,&,I,i,1,O,i,从其他输入端来,(,b,),输出高电平有效,基本与或阵列型结构,8.1.3,PAL,器件的输出和反馈结构,由可编程的,与,阵列和固定的,或,阵列组成，没有输出反馈信号，输入和输出引出端是固定的，不能由用户自行定义。只适用于简单的组合逻辑电路设计。,基本,与或,阵列型结构,一个输入,四个乘积项通过,或非门低电平输出。,输入信号,四个乘积项,&,&,&,&,I,i,1,三态输出缓冲器,从其他输入及反馈端来,可编程输入,/,输出型结构,&,&,&,&,I,i,/,O,i,第一乘积项,反馈缓冲器,可编程输入,/,输出型结构,具有三态输出缓冲器和反馈缓冲器。反馈缓冲器可使三态输出反馈到,与,阵列输入端，构成简单的触发器，使输出具有记忆功能。,8个乘积项,1,O,i,输出选通,输出反馈,1,I,i,输出禁止,输入反馈,(,a,),输出选通,(,b,),输出禁止,三态输出缓冲器结构,用户通过编程可以控制三态输出缓冲器的状态，从而实现对输入,/,输出引出端数目的任意配置。,利用可编程输入,/,输型,PAL,器件，可设计编码器、译码器、数据选择器等组合逻辑电路，也可完成串行数据移位和循环等操作。,&,&,&,&,I,i,1,从其他输入及反馈端来,带反馈的寄存器型结构,&,&,&,&,O,i,1D,Q,Q,C1,CP,OE,时钟,(,共用,),输出使能,(,共用,),带反馈的寄存器型结构,具有记忆功能，由于整个器件只有一个共用时钟和一个输出使能输入端，因此可以构成计数器等,同步,时序逻辑电路。,8个乘积项,或门的输出通过,D,触发器，,在,CP,的上升沿时到达输出。,触发器的,Q,端可以,通过三态缓冲器,送到输出引脚,触发器的反相端反馈回与,阵列，作为输入信号参与,更复杂的时序逻辑运算,&,&,&,&,I,i,1,从其他输入及反馈端来,带异或的寄存器型结构,&,&,&,&,O,i,1D,Q,Q,C1,CP,OE,时钟,(,共用,),输出使能,(,共用,),1,=1,带,异或,的寄存器型结构,与,阵列的输出分成两组相,或,，经,异或,运算后加到,D,触发器的输入端，使得逻辑电路的设计更加灵活、方便。,增加了一个异或门,两个和项在触发器的输入端异或之后，,在时钟上升沿到来时存入触发器内,把乘积项分割,成两个和项,&,&,&,&,A,1,从其他输入及反馈端来,算术选通反馈型结构,&,&,&,&,O,i,1D,Q,Q,C1,CP,OE,时钟,(,共用,),输出使能,(,共用,),1,=1,算术选通电路,B,算术选通反馈型结构,在,异或,型,PAL,的基础上增加算术选通电路，产生输入信号和反馈信号的个最大项。,输入信号,1,1,1,1,&,&,&,&,&,&,&,&,&,&,&,&,&,&,&,1,A,B,A,A,B,B,AB,A,B,A,B,A,AB,0,AB,A,B,AB,A,B,+,&,B,A,B,算术选通电路,算术选通电路,算术选通电路产生的个最大项，加到,与,阵列输入端，通过对,与,阵列编程，可得到,16,种逻辑组合输出。,算术选通反馈型,PAL,器件，主要用于实现快速的加、减、大于、小于等算术逻辑电路。,&,&,&,&,I,i,从其他输入及反馈端来,异步可编程寄存器输出结构,&,&,&,&,1D,Q,C1,极性控制,1,=1,S,R,I,i,/,O,i,专用乘积项,可编程控制单元,异步可编程寄存器输出型结构,有个乘积项作为专用乘积项，分别控制三态输出缓冲器、,D,触发器的时钟、置位和复位，可实现输入,/,输出端的动态配置和器件中各触发器的异步控制。,1,=1,V,CC,可编程,P,P,(a),输出高电平有效,1,=1,V,CC,可编程,P,P,(b),输出低电平有效,可编程异或门,在,或,门和,D,触发器之间增加了一个,可编程,异或,门,，其中一个输入端是,或,门的输出，另一个是可编程,异或,门输出极性控制端。通过对输出极性控制端编程，可以改变触发器输入信号的极性。,这种结构的,PAL,器件特别适合设计复杂的异步时序逻辑电路。,&,&,&,&,I,2,从其他输入及反馈端来,乘积项公用输出结构,&,&,1D,Q,C1,极性控制,1,=1,O,2,乘积项公用,时钟,(,共用,),&,&,&,&,&,&,&,&,&,&,&,&,I,1,Q,1D,Q,C1,极性控制,1,=1,O,1,Q,输出使能,(,共用,),相邻单元本单元,乘积项公用输出结构,相邻两个逻辑单元乘积项可同时接到两个,或,门。,宏单元输出结构,PAL22V10,的宏单元由一个触发器和两个可编程多路选择器组成，通过对两个多路选择器进行编程，每个宏单元可以设置种输出结构形式和两种反馈信号，因而具有更强的通用性和灵活性。,从其他输入及反馈端来,PAL22V10,宏单元结构,1D,Q,C1,1,置位,&,&,Q,&,&,&,S,R,I,i,/,O,i,I,i,复位,时钟,反馈选择,S,1,S,0,输出选择,宏单元,1,&,&,(,a,),组合型,/,高电平有效,&,S,1,=0,S,0,=0,1,&,&,(,b,),组合型,/,低电平有效,&,S,1,=0,S,0,=1,1D,Q,C1,Q,S,R,1,&,&,&,S,1,=1,S,0,=0,(,c,),寄存型,/,高电平有效,1D,Q,C1,Q,S,R,1,&,&,&,S,1,=1,S,0,=1,(,d,),寄存型,/,低电平有效,从其他输入及反馈端来,1D,Q,C1,1,置位,&,&,Q,&,&,&,S,R,I,i,/,O,i,I,i,复位,时钟,反馈选择,S,1,S,0,输出选择,宏单元,S,1,8.1.4,PAL,器件编号与典型,PAL,器件介绍,PAL,器件编号,结构代码,含义,器件编号,H,高电平输出有效,PAL10,H,8,L,低电平输出有效,PAL16,L,8,P,输出极性可编程,PAL16,P,8,C,互补输出,PAL16,C,1,X,带,异或,门输出或算术选通反馈,PAL20,X,10，PAL16,X,4,R,带寄存器输出,PAL16,R,8,S,带乘积项公用,PAL20,S,10,V,单元乘积项数目不同或宏单元输出,PALCE16,V,8,RA,带异步寄存器输出,PAL16,RA,8,MA,带异步宏单元,PALCE29,MA,16,常用,PAL,器件编号,典型,PAL,器件介绍,以,PAL16L8,器件为例：,基本结构：,可编程输入,/,输出型。,输入,/,输出引出端：,引脚,1,9,以及引脚,11,作为输入端；,引脚,13,18,可根据用户需要配置为输入端或者输出端；,引脚,12,和引脚,19,只能作为输出端。,&,1,0,7,2,19,&,1,8,15,3,18,&,1,48,55,8,13,&,1,56,63,9,12,11,1,0,3,4,7,8,11,24,27,28,31,乘积项,0,63,PAL16L8,逻辑图,所以，最多可有,16,个引出端作为输入端，而输出端最多为,8,个。输出为低电平有效。,乘积项：,每个输出有,8,个乘积项，共,64,个乘积项。其中每个输出的第一个乘积项为专用乘积项，用于控制三态输出缓冲器。,8.1.5,PAL,器件的应用,PAL,器件速度快，功耗低，并有多种结构类型，可用来设计各种组合逻辑电路和时序逻辑电路。设计时主要考虑以下几个方面：,(,1,),一个,PAL,器件的输入,/,输出引出端总数是有限的。,(,2,),每个,PAL,器件输出乘积项数目是有限的。,(,3,),在具有寄存器和宏单元结构的,PAL,器件中，当逻辑单元中的寄存器作为内部反馈寄存器使用时，需占用一个逻辑单元，则对应的输出引出端不能再作它用；当逻辑单元作为组合输出时，也占用一个逻辑单元，其内部寄存器也不能使用。,(,4,),若具体设计要求无法用一个,PAL,器件完成，,可选用多个,PAL,器件,。在进行逻辑划分时，既要有效地利用每个,PAL,器件的资源，又要使各,PAL,器件间的连续数量尽量少。,(,5,),若,设计组合逻辑电路,，可选用纯组合型,PAL,器件，也可选用内部含有触发器的复合型或宏单元型,PAL,器件，通过编程，使之成为纯组合型器件。,(,6,),若,设计时序逻辑电路,，应选用带触发器的,PAL,器件。设计同步时序电路时，选用带反馈寄存器结构、,异或,结构和乘积项公用输出结构的,PAL,器件；设计异步时序电路时，可选用异步可编程寄存器输出结构的,PAL,器件。而宏单元结构的,PAL,器件，可满足复杂程度不同的各种时序逻辑电路的设计要求。,例,8,-,1,用,PAL,器件实现一个带使能输出的,2,线,4,线译码器。,解第一步：列写输入输出表达式,1,1,1,0,1,1,0,1,1,0,1,0,1,0,1,0,1,1,1,0,0,0,1,1,1,0,0,0,1,1,1,1,1,表,8,-,1,-,3,2,线,4,线译码器真值表,使能有效时的输出表达式：,第二步：器件选型。,由于输出表达式为组合型负逻辑函数，应选用输出低电平有效的基本,与或,阵列型结构或可编程输入,/,输出型,PAL,器件。又要求使能输出，故应选用带输出三态控制的,PAL,器件。,本例选用,PAL16L8,器件,。,1,&,&,Y,0,1,&,&,Y,1,1,&,&,Y,2,1,&,&,Y,3,ST,ST,A,0,A,0,A,1,A,1,A,0,A,1,ST,第三步：编程（画阵列图）,使能有效时的输出表达式：,例,8,-,2,用,PAL,器件设计一个十进制异步计数器。,解第一步：列写状态转移方程。,第二步：器件选型。,由于是异步时序逻辑电路，且需要三个时钟信号，所以只能选用异步可编程寄存器输出结构的,PAL,器件。,本例选用,PAL16RA8,器件。,0,0,0,0,1,0,0,1,9,1,0,0,1,0,0,0,1,8,0,0,0,1,1,1,1,0,7,1,1,1,0,0,1,1,0,6,0,1,1,0,1,0,1,0,5,1,0,1,0,0,0,1,0,4,0,0,1,0,1,1,0,0,3,1,1,0,0,0,1,0,0,2,0,1,0,0,1,0,0,0,1,1,0,0,0,0,0,0,0,0,序号,表,8,-,1,-,4,十进制异步计数器状态转移表,1D,Q,C1,1,&,&,&,Q,3,1D,Q,C1,1,&,&,&,Q,2,1D,Q,C1,1,&,&,&,Q,1,1D,Q,C1,1,&,&,&,Q,0,CP,第三步：编程（画阵列图）,8.2,通用阵列逻辑,（,GAL,）,器件,8.2.1,GAL,器件的基本类型,8.2.2,PAL,型,GAL,器件,8.2.3,PLA,型,GAL,器件,Generic Array Logic Device,8.2,通用阵列逻辑,（,GAL,）,器件,通用阵列逻辑器件是继,PAL,器件之后，在,20,世纪,80,年代中期推出的一种低密度可编程逻辑器件。它在结构上采用了,输出逻辑宏单元,（,OLMC,Output Logic Macro Cell,）,结构形式。在工艺上吸收了,EEPROM,的,浮栅技术,，具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。,器件型号,器件结构,器件特点,GAL16V8，GAL20V8,PAL,型,通用型,GAL22V10，GAL18V10,PAL,型,扩展型，乘积项数目不同,GAL20RA10,PAL,型,异步型，异步时钟、置位、复位,GAL20XV10,PAL,型,异或,型，含可编程,异或,门,GAL16VP8，GAL20VP8,PAL,型,大电流输出,GAL16V8Z/ZD,PAL,型,低功耗,GAL6001,FPLA,型,含多种形式逻辑宏单元,ispGAL22V10， ispGAL16Z8,在系统编程,不用专门的编程器编程,表,8,-,2,-,1,部分典型,GAL,器件,8.2.1,GAL,器件的基本类型,8.2.2,PAL,型,GAL,器件,PAL,型,GAL,器件在结构上继承了,PAL,器件,与,阵列可编程和,或,阵列固定的结构，在输出电路中采用可编程输出逻辑宏单元（,OLMC,）。,PAL,结构,GAL,结构,GAL16V8,总体结构,8,个输入缓冲器,8,个三态输出缓冲器,8,个输出反馈,/,输入缓冲器,1,个系统时钟,CP,1,个三态输出使能,OE,输入缓冲器,阵列规模：,与,阵列由,88,个,与,门构成,64,个乘积项，每个乘积项有,32,个输入,，,64,32,。,OLMC,(19),2,19,1,CP,&,OLMC,(18),3,18,&,OLMC,(17),4,17,&,OLMC,(16),5,16,&,OLMC,(15),6,15,&,OLMC,(14),7,14,&,OLMC,(13),8,13,&,OLMC,(12),9,12,&,11,OE,8个输入缓冲器,8个输出缓冲器,8个输出反馈缓冲器,一个共用时钟,CLK,一个,三态输出使能,OE,GAL16V8,总体结构,8,个输出逻辑宏单元,OLMC,（,或,阵列包含在,OLMC,中,），其中前,3,个和后,3,个,OLMC,输出端都有反馈线连接到相邻单元的,OLMC,。,16个输入引脚：29固定做输入引脚,，,1、11、12、13、14、17、18、19可设置成输入引脚,，,输出引脚： 12、13、14、15、16、17、18、19,最多可有,16,个输入端，输出端最多为,8,个。器件型号中两个数字的含义,GAL16V8,。,OLMC,(19),2,19,1,CP,&,OLMC,(18),3,18,&,OLMC,(17),4,17,&,OLMC,(16),5,16,&,OLMC,(15),6,15,&,OLMC,(14),7,14,&,OLMC,(13),8,13,&,OLMC,(12),9,12,&,11,OE,GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),或门：输入端共八个乘积项，一个乘积项来自于选择器,PTMUX,GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),异或门：当,XOR(n)=1,时，异或门起反相作用；,当,XOR(n)=0,时，异或门起同相作用。,状态存储器，构成时序电路,GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),PTMUX,选择与阵列输出的第一个乘积项或低电平,四个数据选择器：,TSMUX,选择三态缓冲器的控制信号,与阵列第一个乘积项为芯片统一,OE,信号,GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),FMUX,与阵列反馈信号的来源,触发器的反相输出,/,Q,本单元的输出,相邻单元的输出,固定低电平,GAL16V8,器件,OLMC,(,1,),OLMC,结构,11100100,TSMUX,1,&,0 1,PTMUX,1,1,1D,Q,C1,0 1,OMUX,10,11,0,10,0,FMUX,极性多路开关,输出多路开关,反馈多路开关,XOR,(,n,),V,CC,AC,0,AC,1(,n,),三态多路开关,Q,AC,0,AC,1(,n,),AC,1(,m,),时钟,CP,使能控制,OE,来自相邻,OLMC(,m,),输出,I,/,O,(,n,),反馈到,与,阵列,来自,与,阵列,OLMC(,n,),时钟控制,使能控制,组合输出,时序输出,OMUX,选择输出方式,编程元件：,AC1(n)、 AC0,编程实现,乘积项禁止位,XOR,(,n,),SYN,AC,1(,n,),AC,0,XOR,(,n,),乘积项禁止位,32,位,4,位,1,位,8,位,1,位,4,位,32,位,PT,0,PT,63,PT,32,PT,31,82,位,12,15,12,19,16,19,图,8,-,2,-,4,GAL16V8,结构控制字,(,2,),OLMC,的结构控制字,同步位,共用,0,：具有寄存器型输出的逻辑器件,1,：纯组合型逻辑器件,共用,用于屏蔽,64,个乘积项中的某些乘积项，,0,表示屏蔽,(,3,),OLMC,的工作模式,OLMC,的工作模式由可编程结构控制位,SYN,、,AC,0,、,AC,1(,n,),和,XOR,(,n,),决定，共有种工作模式，分别为,专用输入、专用组合输出、选通组合输出、时序电路中的组合输出和寄存器型输出模式,。,三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，可作输入端用。,I/O,可以作为输入端，提供给相邻的逻辑宏单元。,本级输入信号却来自另一相邻宏单元。,专用输入组态,本单元的反馈信号,和,去相邻单元的信号,都被阻断,三态缓冲器使能，异或门的输出不经过,D,触发器，直接由处于使能状态的三态门输出，属于组合输出,专用输出组态,组合输出,选通组合输出,适合于三态,I/O,缓冲等双向组合逻辑电路,时钟和使能可配置作输入使用,时序电路中的组合输出,时序输出从触发器的输出同相,Q,端输出,或门的输入有8个乘积项,寄存器型输出,输出缓冲器的使能信号,时钟，作为公共端,适合于实现计数器、移位寄存器等时序逻辑电路,移 位 寄 存 器,备 用 地 址 空 间,与,阵列,电子标签,与,阵列,电子标签,结 构 控 制 字,CP,S,DIN,S,DOUT,PT,63,PT,32,PT,31,PT,0,0,31,32,33,59,60,61,62,63,加密单元,备用,整体擦除,行地址,GAL16V8,器件的行地址结构,对应,64,个乘积项的编程信息，每列对应一个乘积项，共有,32,个原变量输入和反变量输入,(,含反馈,),。,用户可编程，用来配置,OLMC,的工作模式。,串行输入,串行输出,用于编程数据流的输入和校验,1,位，防止电路设计的非法抄袭,8.2.3,PLA,型,GAL,器件,总体结构,ILMC(10),11,10,8,与,阵列,复位,使能阵列,10,10,IOLMC(10),&,&,&,64,10,64,10,BLMC(8),1,1,或,阵列,8,8,10,10,1,1,OLMC(10),D,E,D,E,10,10,10,10,I,/,O,OCLK,ICLK,输入时钟,输入,GAL6001,的总体结构框图,输入,/,输出逻辑宏单元,输入逻辑宏单元,隐埋式逻辑宏单元,输出逻辑宏单元,75,个,与,门，,39,对互补信号输入，,75,个乘积项,36,个,或,门，各有,64,个输入，共,36,个,或,项,E,1D,锁存器,C1,1D,寄存器,00,01,10,11,Q,Q,禁用,MUX,到,与,阵列,SYN,LATCH,输 入或,I,/,O,ICLK,图,8,-,2,-,12,ILMC,和,IOLMC,的结构,ILMC,和,IOLMC,ILMC,和,IOLMC,的内部结构完全相同。由一个,4,选,1,多路选择器,MUX,、一个,D,锁存器和一个,D,边沿触发器组成。,OLMC,和,BLMC,=,1,D,Q,E,0,MUX,XORD,(,i,),=,1,1,V,CC,XORE,(,i,),0,MUX,1,CKS,(,i,),1,MUX,0,R,OUTSYN,(,i,),D,E,只,OLMC,有,复位,到,与,阵列,OEPT,(,i,),IOLMC,只,OLMC,有,I/O,OCLK,来自,或,阵列,图,8,-,2,-,13,OLMC,和,BLMC,的结构,OLMC,和,BLMC,的结构基本相同，,BLMC,的输出直接馈送到,与,阵列，而,OLMC,的输出,还,可送到器件的引出端。,GAL,器件在性能上的主要特点：,(1),采用电擦除工艺，可重复编程，逻辑功能可重新配置。一般,GAL,器件的编程次数都在,100,次以上。,(2),采用,EECMOS,工艺，具有速度快、功耗低的优点。,(3),器件擦除改写过程快，改写整个芯片只需几秒针。,(4),采用可编程的逻辑宏单元结构，使器件结构灵活，通用性强，可配置成多种工作模式。,(5),具有加密功能，可防止多路设计的非法抄袭。,(6),具有电子标签，便于文档管理，提高了生产效率。,(7),具有寄存器预置和加电复位功能，器件可测性,100%,。,(8),写入,GAL,器件的编程数据可保存,20,年以上。,