数字集成电路设计-组合逻辑电路

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,139,第7章 组合逻辑电路P90,集成电路设计系列,本章概要,概述,静态,CMOS,电路,镜像电路,C,2,MOS,准,nMOS,电路,动态,CMOS,电路,多米诺逻辑,双轨逻辑电路,CMOS,逻辑电路的比较,多路选择器,二进制译码器,优先权译码器,本章参考书,John P. Uyemura,Introduction to VLSI Circuits and Systems,John Wiley & Sons, Inc., 2002. Chapters,9,.,中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，,2004.1,。第,9,章。,Jan M.Rabaey et al.,，,Digital Integrated Circuit,：,A Design Perspective,，,2rd Edition,，,Anantha Chandrakasan,，,Borivoje Nikolic,，,2003. Chapters,6,。,中译本：周润德等译，数字集成电路,-,电路、系统与设计，电子工业出版社，,2004.10,。第,6,章。,组合逻辑电路,时序逻辑电路,7.1,概述,组合逻辑与时序逻辑,组合逻辑电路的输出只与当前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器,静态,CMOS,逻辑电路,输出,-,输入逻辑关系与时间无关,(,开关过渡期除外）,利用晶体管的串,-,并联组合实现逻辑,晶体管数多（,n,个扇入需要,2n,个管子，,n,个,NMOS,，,n,个,PMOS,），占用面积大,速度较慢,功耗较小,动态,CMOS,逻辑电路,输出,-,输入逻辑关系与时间有关,利用时钟和,MOSFET,的电荷存储特性实现逻辑,晶体管数少（,n,个扇入需要,n+2,个管子，,n+1,个,NMOS,，,1,个,PMOS,），占用面积小,速度较快,(,通过预充电，只有从输入,1,到,0,有延迟时间）,功耗较大,7.1,概述,静态,CMOS,与动态,CMOS,7.1,概述,无比逻辑与有比逻辑,7.2,静态,CMOS,电路,基本构成,上拉逻辑链,下拉逻辑链,V,DD,F(In1,In2,InN),In1,In2,InN,In1,In2,InN,PUN,PDN,PMOS only,NMOS only,7.2,静态,CMOS,电路,阈值电压损失,V,DD,V,DD,0,PDN,0,V,DD,C,L,C,L,PUN,V,DD,S,D,S,D,V,DD,|V,Tp,|,C,L,S,D,V,GS,0,V,DD,- V,Tn,C,L,V,DD,V,DD,S,D,V,GS,单用,PUN,或,PDN,传输逻辑，会产生阈值电压损失,7.2,静态,CMOS,电路,PUP,与,PDN,之间的对偶关系,实例,:,NAND2,7.2,静态,CMOS,电路,一般设计步骤,用与、或、非门构成逻辑图；,利用nFET与逻辑门之间的关系（或并与串），在输出与地之间构成nFET电路；,利用pFET与逻辑门之间的关系（或串与并），在输出与V,DD,之间构成pFET电路；,nFET和pFET组合,而成完整电路。,7.2,静态,CMOS,电路,实例,1:PUP,与,PDN,设计,7.2,静态,CMOS,电路,实例,1:CMOS,电路设计,版图方案,1,版图方案,2,7.2,静态,CMOS,电路,实例,1:,版图设计,7.2,静态,CMOS,电路,实例,2:PUP,与,PDN,设计,7.2,静态,CMOS,电路,实例,2:,版图设计,7.2,静态,CMOS,电路,实例,3,7.2,静态,CMOS,电路,实例,4,7.2,静态,CMOS,电路,OAI22,C,A,B,X = (A+B)(C+D),B,A,D,V,DD,X,X,GND,A,B,C,PUN,PDN,C,D,D,A,B,C,D,7.2,静态,CMOS,电路,延时与输入组态有关,(1),C,L,B,R,n,A,R,p,B,R,p,A,R,n,C,int,Delay is dependent on the,pattern,of inputs,Low to high transition,both inputs go low,delay is 0.69 R,p,/2,C,L,one input goes low,delay is 0.69 R,p,C,L,High to low transition,both inputs go high,delay is 0.69,2,R,n,C,L,7.2,静态,CMOS,电路,延时与输入组态有关,(2),A=B=1,0,A=1, B=1,0,A=1,0, B=1,time ps,Voltage V,Input Data,Pattern,Delay,(psec),A=B=0,1,67,A=1, B=0,1,64,A= 0,1,B=,1,61,A=B=1,0,45,A=1, B=1,0,80,A= 1,0,B=,1,81,NMOS = 0.5,m/0.25 m,PMOS = 0,.75,m/0.25 m,C,L,= 100 fF,规则,最坏的情况发生在有尽可能多的,FET,串联时的情形,最长的下降时间取决于最长的,nFET,串联链,最长的上升时间取决于最长的,pFET,串联链,步骤,找到最长的,nFET,串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出下降时间,找到最长的,pFET,串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出上升时间,7.2,静态,CMOS,电路,延时分析方法,反相器,NAND2,NOR2,7.2,静态,CMOS,电路,传播延时,:,估算,通过,pFET,对,C,L,充电时，最坏情况是只有,1,个,pFET,导通，故有,通过,nFET,对,C,L,放电时，,2,个,nFET,均导通，故有,7.2,静态,CMOS,电路,传播延时,:NAND2,下降时间,t,f,最坏情况：,2,个,nFET,串联,x=1,，,y,、,z,只有,1,个为,1,由,nFET,决定,7.2,静态,CMOS,电路,延时计算实例,:,下降时间,t,f,上升时间,t,r,最坏情况：,2,个,pFET,串联,x=1,，,y,、,z,同时为,0,由,pFET,决定,7.2,静态,CMOS,电路,延时计算实例,:,上升时间,t,r,7.2,静态,CMOS,电路,FET,尺寸确定,:,实例,1,7.2,静态,CMOS,电路,FET,尺寸确定,:,实例,2,OUT = D + A (B + C),7.3,镜像电路,定义,什么是镜像电路？,电路的,nFET,和,pFET,部分具有相同的拓扑结构,nFET,和,pFET,部分的晶体管尺寸可以有不同，以便使电特性对称,7.3,镜像电路,实现,XOR,的镜像电路,(1),电路对称,版图结构对称,开关模型,7.3,镜像电路,实现,XOR,的镜像电路,(2),镜像电路：,2,个,pFET,对,C,p,有贡献，,t,r,较小,AOI,电路：,4,个,pFET,对,C,p,有贡献，,t,r,较大,7.3,镜像电路,实现,XOR,的镜像电路,(3),7.3,镜像电路,实现,XNOR,的镜像电路,镜像电路实现,AOI,电路实现,b,a,7.4,准,nMOS,电路,有比逻辑,电阻负载,有源负载,如何减少静态,CMOS,中的晶体管数？,准,NMOS,CMOS,实现低功耗和全轨输出的代价是有一半的,FET,属于冗余管，因此占用芯片面积比,nMOS,和,pMOS,电路大，采用有比逻辑是试图找到一种折中方案,7.4,准,nMOS,电路,电阻负载,V,DD,V,SS,PDN,In,1,In,2,In,3,F,R,L,由,N,个晶体管和,1,个负载电阻构成,逻辑摆幅为,V,OH,=V,DD,V,OL,=R,PN,/(R,PN,+R,L,),直流与瞬态响应不对称,存在静态功耗,传播延迟为,t,pL,=0.69R,L,C,L,VOL,要求,RL,大，而延迟要求,RL,小,7.4,准,nMOS,电路,准,nMOS,结构,7.4,准,nMOS,电路,准,nMOS,反相器,:,输出低电平,G,S,S,G,D,D,准,nMOS,的,VOL,与何种因素有关？,7.4,准,nMOS,电路,准,nMOS,反相器,:,实例,7.4,准,nMOS,电路,准,nMOS,反相器,:VTC,曲线,0.0,0.5,1.0,1.5,2.0,2.5,0.0,0.5,1.0,1.5,2.0,2.5,3.0,V,in,V,V,o,u,t,V,W/L,p,= 4,W/L,p,= 2,W/L,p,= 1,W/L,p,= 0.25,W/L,p,= 0.5,W/Lp,越小（相对于,Wn/Ln,），则,VTC,曲线越理想,7.4,准,nMOS,电路,准,nMOS NAND2/NOR2,准,nMOS:,逻辑设计优先采用,NOR,门,以相对减少低电平,静态,CMOS:,逻辑设计优先采用,NAND,门,以相对提高电路速度,7.4,准,nMOS,电路,准,nMOS NAND4,准,nMOS,可以显著减少大扇入逻辑门的管子数量,W,p,W,n,L,n,L,n,从版图可见，,Wp=Wn,，但,LpLn,，这是准,nMOS,特有的情形,7.4,准,nMOS,电路,准,nMOS AOI,比,CMOS,的,AOI,电路，,FET,少了许多。此版图未考虑,p,管和,n,管的面积比,7.4,准,nMOS,电路,使能控制改善负载,V,A,B,C,D,F,C,L,M,1,M,2,M,1, M,2,Enable,DD,准,nMOS,管的上拉和下拉对,PMOS,管的面积要求相互冲突，为避免之，可采用这种自适应负载,Adaptive Load,。需要加大上拉强度时，使,M1,导通,7.4,准,nMOS,电路,准,nMOS,特点,优点,电路简单，需要,FET,数少，少占用芯片面积,CMOS,门：,N,个输入需要,2N,个,FET,准,nMOS,门：,N,个输入需要,N+1,个,FET,适用于版图面积受限或者扇入很大的特殊场合,缺点,低电平,V,OL,与,pFET,和,nFET,的尺寸比有关（有比逻辑）,存在静态功耗（输出低电平时，,pFET,与,PDN,形成导电通道）,直流与开关特性非对称,7.4,准,nMOS,电路,DCVSL:,功能,V,DD,PDN1,Out,V,DD,PDN2,Out,A,A,B,B,M1,M2,特点,输入与输出信号同为双轨,同时实现反相门和同相门,优点,消除了静态功耗,可以实现全逻辑摆幅,缺点,需要双轨输入信号,仍为有比逻辑,设计复杂,DCVSL,：,差分串联电压开关逻辑,差分串联电压开关逻辑（,Differential Cascode Voltage Switch Logic,）,7.4,准,nMOS,电路,DCVSL:AND-NAND,7.4,准,nMOS,电路,DCVSL:,瞬态响应,0,0.2,0.4,0.6,0.8,1.0,-0.5,0.5,1.5,2.5,Time ns,V,o,l,t,a,g,e,V,A B,A B,A,B,A,B,延时,321ps,延时,197ps,同样面积的静态与非门的延时约为,200ps,7.4,准,nMOS,电路,DCVSL:XOR-XNOR,PDN1,和,PDN2,的某些,FET,可以共用,B,A,A,B,B,B,Out,Out,这种公用有利于减少面积,7.4,准,nMOS,电路,差分逻辑的特点,优点,对于同时生成正信号和反信号而言,所需门的数量比单端门少,避免了单端门实现同相逻辑时因增加反相器引起的时差问题,缺点,需要布置的导线数量加倍,电路的拓扑结构较复杂,动态功耗较高,单端门,:,实现同相输出需增加反相器,差分门,:,同时实现反相输出和同相输出,反相器延迟,7.5 C,2,MOS,电路,时钟信号,C2MOS,称为时钟控制,CMOS,版图,7.5 C,2,MOS,电路,三态反相器,7.5 C,2,MOS,电路,C,2,MOS,门,:,结构,pFET,静态逻辑电路,nFET,静态逻辑电路,三态输出控制,C,2,MOS:,时钟控制,CMOS,电路,7.5 C,2,MOS,电路,C,2,MOS,门,:,电路,使,t,r,使,t,f,7.5 C,2,MOS,电路,C,2,MOS,门,:,版图,7.5 C,2,MOS,电路,C,2,MOS,门,:,特点,作用,通过控制逻辑门的内部操作，同步通过逻辑链的数据流,缺点,高阻态下，电荷泄漏,V,out,不能永久保持，其保持时间必须,时钟周期 时钟频率,ff,min,V,out,衰减的原因：体电荷泄漏、亚阈区电流、电荷分享等,7.5 C,2,MOS,电路,体电荷泄漏,(1),输出高电平情形,7.5 C,2,MOS,电路,体电荷泄漏,(2),7.5 C,2,MOS,电路,体电荷泄漏,(3),近似情形,实际情形,7.5 C,2,MOS,电路,亚阈区电流,与,V,DD,有关，,10,-9,A,kT/q=26mV(300K),7.6,动态,CMOS,电路,基本结构,时钟信号：控制电路的工作并实现同步,实现逻辑操作,预充电管,:,提供输出高电平,求值控制管,:,保证预充电期间无静态功耗,输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平,7.6,动态,CMOS,电路,基本类型,下拉,n,网络,上拉,p,网络,PDN,表示下拉,nFET,逻辑链，,PUN,表示上拉,nFET,逻辑链。下拉,n,网络最为多用。用,PMOS,管亦能构成动态,CMOS,电路，但速度较慢,M,p,M,e,V,DD,f,Out,f,A,B,C,静态,CMOS,实现,动态,CMOS,实现,7.6,动态,CMOS,电路,实例,:AOI,门,7.6,动态,CMOS,电路,与静态,CMOS,的比较,与静态,CMOS,相同之处,全逻辑摆幅，无比逻辑,下拉网络由,nMOS,逻辑链构成，构成方式与静态,CMOS,相同,无静态功耗,与静态,CMOS,不同之处,晶体管数少：只需,N,2,个,FET,，而静态,CMOS,需,2N,个,FET,开关速度快：晶体管数少，无低至高延迟时间，负载电容小，无短路电流,噪声容限小：,V,M,、,V,IH,、,V,IL,均近似等于,V,Tn,，而静态,CMOS,近似等于,V,DD,/2,动态功耗较大：时钟电路消耗功率较大（负载电容大，翻转频度高），预充电过程需消耗电流,需要时钟控制信号,需要保持输出高电平：电荷泄漏、电荷分享、背栅耦合、时钟反馈等问题使输出高电平保持时间有限,7.6,动态,CMOS,电路,实例,:NAND4(1),预充电至高电平,SPICE,仿真结果：计算条件为当,CLK=1,时，所有的,in=1,尺寸放大可减少,t,pre,，但会增加时钟负载,7.6,动态,CMOS,电路,实例,:NAND4(2),4,输入动态,CMOS,的,DC,和,AC,参数,全逻辑摆幅,低噪声容限,低至高延时为,0,预充电需要时间,7.6,动态,CMOS,电路,输入毛刺对输出的影响,图,6.53,左，所有,In,联到一起,假定输入出现,0,V,G,的毛刺,求值时间很短时，输入毛刺会影响输出电平，即输入毛刺电压越大，输出电平越小,7.6,动态,CMOS,电路,版图,:NAND3,控制门加入,nFET尺寸, t,f,7.6,动态,CMOS,电路,版图,:NAND4,7.6,动态,CMOS,电路,信号完整性问题,电荷泄漏,电荷分享,电容耦合,互连串扰,少子电荷注入,电源噪声,7.6,动态,CMOS,电路,电荷泄漏,:,问题,亚阈区漏电,漏,pn,结漏电,7.6,动态,CMOS,电路,电荷泄漏,:,实例,动态,CMOS,反相器,最后,Vout,的稳定电压若小于扇出逻辑门的开关阈值，就会导致错误的输出,7.6,动态,CMOS,电路,电荷泄漏,:,对策,常通上拉器件，为负载电容补充电荷，尺寸较小以削弱因此而产生的有比问题及静态功耗,上拉器件仅在输出为高电平时接通，为负载电容补充电荷，无静态功耗,静态泄漏器,（,Static bleeder,）,电平恢复器,（,Level Restorer,）,7.6,动态,CMOS,电路,电荷分享,:,概念,电荷分享,（,Charge sharing,）,FET,之间的寄生电容与负载电容分享放电电荷和充电电荷，导致输出电压衰减,时钟上升沿前：,M,a,、,M,b,均截止，,C,L,上电荷充满，以保持其高电平,时钟上升沿后：,M,a,导通，,M,b,截止，,C,L,上的电荷在,C,L,和,C,A,间重新分配，使,V,out,有所下降,M,a,C,L,Clk,Clk,C,A,C,B,B=0,A,Out,M,p,M,e,M,b,NAND2,一般在串联,PDN,中才会出现这种效应。在右边这个例子中，一个,nFET,导通、一个,nFET,截止,7.6,动态,CMOS,电路,电荷分享,:NAND2,分析,(1),B,=,0,Clk,X,C,L,C,a,C,b,A,Out,M,p,M,a,V,DD,M,b,Clk,M,e,7.6,动态,CMOS,电路,电荷分享,:NAND2,分析,(2),B,=,0,Clk,X,C,L,C,a,C,b,A,Out,M,p,M,a,V,DD,M,b,Clk,M,e,C,1,、,C,2,与,C,out,分享放电电荷,求值期,7.6,动态,CMOS,电路,电荷分享,:NAND3,分析,7.6,动态,CMOS,电路,电荷分享,:XNOR3,分析,7.6,动态,CMOS,电路,电荷分享,:,对策,为内部寄生电容预充电，但会增加面积和电容,7.6,动态,CMOS,电路,电容耦合,:,背栅耦合,动态,NAND2,静态,NAND2,(A,B)=(0,0),Out1=1(,高阻态）,Voltage,Time, ns,Clk,In,Out1,Out2,背栅耦合,Backgate Coupling,出现在动态电路与静态电路级联的情形中,7.6,动态,CMOS,电路,电容耦合,:,时钟馈通,(1),动态,NAND2,静态,NAND2,(A,B)=(0,0),Out1=1(,高阻态）,Voltage,Time, ns,Clk,In,Out1,Out2,7.6,动态,CMOS,电路,电容耦合,:,时钟馈通,(2),Clk,Clk,In,1,In,2,In,3,In,4,Out,In &,Clk,Out,Time, ns,Voltage,Clock feedthrough,Clock feedthrough,时钟的上升沿和下降沿均会引发时钟馈通效应,7.7,多米诺逻辑,动态,CMOS,的串级问题,Clk,Clk,Out1,In,M,p,M,e,M,p,M,e,Clk,Clk,Out2,V,t,Clk,In,Out1,Out2,V,V,Tn,保持,1,0,1,动态,CMOS,门的输入若出现,1,0,的翻转，就会导致预充电电荷的损失,要避免这种损失，应使动态,CMOS,门在求值时只出现,0,1,的翻转，方法是在预充电期间置所有的输入为,0,1,0,M,2,M,1,在动态,CMOS,单元之间加,1,个反相器（多米诺单元）,7.8,多米诺逻辑,多米诺逻辑单元构成,基本动态逻辑,静态反相器,在基本动态逻辑门基础上加一个静态反相器，即构成多米诺逻辑（,Domino Logic,）,7.8,多米诺逻辑,多米诺逻辑的级联,In,1,In,2,PDN,In,3,M,e,M,p,Clk,Clk,Out1,In,4,PDN,In,5,M,e,M,p,Clk,Clk,Out2,M,kp,1, 1,1 0,0, 0,0 1,1, 1,1 0,优点,无预充电荷损失：预充电之后所有单元的输入都被置为,0,，故只能有,01,翻转,抗噪声能力强：输出反相器可根据扇出来优化,开关速度非常快：只有输出上升沿的延时（,t,pHL,=0,），预充电、求值时的负载电容均为内部电容,抵抗电荷泄漏能力强：反相器加,1,个,pMOS,管即可构成电平恢复器,缺点,非反相门，难以实现诸如,XOR,、,XNOR,这样需要,NOT,运算的逻辑,必须有时钟,输出有电荷泄漏及电荷分享等寄生效应,7.8,多米诺逻辑,特点,AND2,电路,OR2,电路,AND3,版图,多米诺逻辑门实例,7.8,多米诺逻辑,基本逻辑门,7.8,多米诺逻辑,逻辑链构成,只有当所有前级的电平转换已完成，本级才会有动作。,7.8,多米诺逻辑,名称由来,Clk,Clk,In,i,PDN,In,j,In,i,In,j,PDN,In,i,PDN,In,j,In,i,PDN,In,j,7.8,多米诺逻辑,取消求值管,:,好处,在预充电期间，多米诺门的输入恒为,0,，故可取消求值管，可以减少时钟负载（为原来的,1/2,），并提高下拉的驱动能力（减少,1,个串联,FET,）,M,p,M,e,V,DD,PDN,Clk,In,1,In,2,In,3,Out1,Clk,M,p,M,e,V,DD,PDN,Clk,In,4,Clk,Out2,M,r,V,DD,Inputs = 0,during precharge,Can be eliminated!,7.8,多米诺逻辑,取消求值管,:,坏处,延长预充电周期：预充电需通过逻辑链传播，仅当,out1,预充电完毕并使,In2,转为,0,时，,out2,才能开始预充电，依此类推,存在额外功耗：上拉器件和下拉器件有可能同时导通,V,DD,Clk,M,p,Out,1,In,1,1 0,V,DD,Clk,M,p,Out,2,In,2,In,3,1 0,0 1,0 1,1 0,V,DD,Clk,M,p,Out,n,In,n,0 1,1 0,7.8,多米诺逻辑,电荷保持电路,1,7.8,多米诺逻辑,电荷保持电路,2,7.8,多米诺逻辑,实现反相逻辑,:,重构逻辑,7.8,多米诺逻辑,实现反相逻辑,:,差分多米诺,A,B,M,e,M,p,Clk,Clk,Out = AB,A,B,M,kp,Clk,Out = AB,M,kp,M,p,1 0,1 0,on,off,优点：同时实现同相和反相逻辑，无比逻辑,缺点：需要双轨信号，动态功耗较大（每个时钟周期必定有一次翻转）,AND2/NAND2,门,单个逻辑门,多个输出端,实现多个逻辑,用于,F,、,G,间节点的预充电,7.8,多米诺逻辑,多输出多米诺逻辑,:,结构,用于输出节点的预充电,MODL,：,Multiple-output domino logic,本电路常用于超前进位加法器中,7.8,多米诺逻辑,多输出多米诺逻辑,:,实例,每个内部节点均需预充电,需被别的逻辑调用的子逻辑置于,PDN,下端,求值晶体管数大大减少,7.8,多米诺逻辑,组合多米诺逻辑,:,实例,7.8,多米诺逻辑,np-CMOS:,结构,In,1,In,2,PDN,In,3,M,e,M,p,Clk,Clk,Out1,In,4,PUN,In,5,M,e,M,p,Clk,Clk,Out2,(to PDN),1, 1,1 0,0, 0,0 1,无串级问题：,n,块输入只允许,0,1,翻转，,p,块输入只允许,1,0,翻转,速度较慢：如不增加额外的面积，,p,块比,n,块慢,预充电管,求值控制管,求值控制管,预放电管,n,块,p,块,nMOS,下拉链,pMOS,上拉链,V,DD,f,f,C,i,0,A,0,B,0,B,0,f,A,0,V,DD,f,B,1,f,A,1,V,DD,f,f,A,1,B,1,C,i,1,C,i,2,C,i,0,C,i,0,B,0,A,0,B,0,S,0,A,0,V,DD,f,f,V,DD,f,V,DD,f,f,B,1,C,i,1,B,1,f,A,1,A,1,V,DD,f,S,1,C,i,1,7.8,多米诺逻辑,np-CMOS:,实例,2,位全加器,计算进位,计算和,n,块,n,块,p,块,p,块,In,1,In,2,PDN,In,3,M,e,M,p,Clk,Clk,Out1,In,4,PUN,In,5,M,e,M,p,Clk,Clk,Out2,(to PDN),to other,PDNs,to other,PUNs,7.8,多米诺逻辑,np-CMOS:NORA,逻辑,若要将,n,块直接连到,n,块，仍需加反相器，如多米诺逻辑一样,定义,单轨逻辑：输入变量0或1，输出变量0或1，单个出现,双轨逻辑：输入变量 、 ，输出变量 、 ，成对出现,举例（AND2）,单轨逻辑：输入a、b，输出ab,双轨逻辑：输入a、 、b、 ，输出ab、,7.9,双轨逻辑电路,定义,优点,速度快；大约是单轨电路的,2,倍,同时实现非反相逻辑和反相逻辑,缺点,输入、输出数加倍,电路复杂，布线开销大，设计难度高,7.9,双轨逻辑电路,特点,7.9,双轨逻辑电路,DCVSL:,结构,Sw1,和,Sw2,互补，一个断开，另一个必闭合,使输出结果保持到输入发生变化时为止,差分串联电压开关,逻辑,逻辑与电路对称,7.9,双轨逻辑电路,DCVSL:,实例,以,nFET,逻辑对为基本单元，堆叠形成各种逻辑,7.9,双轨逻辑电路,DCVSL:,结构化设计,用,nFET,对构成逻辑树,7.9,双轨逻辑电路,DCVSL:,结构化设计实例,1,7.9,双轨逻辑电路,DCVSL:,结构化设计实例,2,具有,3,层逻辑树的动态,CVSL,电路,课本（上一页）,（,1,）列出输入端对应的层次,（,2,）真值表为“,1”,对应于 通路相连接，而真值表为“,0”,对应于,f=0,的通路相连接,7.9,双轨逻辑电路,CPL :AND/NAND,保证,a=0,时,f=0,保证全轨输出,互补传输管逻辑（,Complimentary Pass transistor Logic,）,7.9,双轨逻辑电路,CPL: OR/XOR,电路结构相同，只是输入变量组合不同,7.9,双轨逻辑电路,CPL: NAND4,7.9,双轨逻辑电路,CPL:,特点,优点,电路形式简洁,单元版图可以复用,缺点,存在阈值电压损失,输入变量可能需要驱动,1,个以上的,FET,7.10 CMOS,逻辑电路比较,数据,有比,/,无比,静态功耗,晶体管数目,芯片面积（,m,2,),传播延时,（,nsec),静态,CMOS,无比,无,8,533,0.61,准,nMOS,有比,有,5,288,1.49,CPL,无比,无,12,800,0.75,动态,CMOS,无比,无,6,122,0.37,注：数字比较以,NAND4,为例。,7.10 CMOS,逻辑电路比较,优缺点,实现电路,优点,缺点,静态,CMOS,稳定性好，噪声容限高，适合,EDA,设计,晶体管数多，大扇入时面积大,准,nMOS,电路简单，晶体管数少,噪声容限小，有静态功耗，有比逻辑,动态,CMOS,速度快，面积小,定时刷新对电路最低频率有限制，存在电荷泄漏等寄生效应,本章作业,课本,272,页,9.11,，,9.12,，,9.15,，,9.16,7.11,多路选择器,2,选,1 MUX:,功能描述,符号,选择端,输出端,输入端,逻辑表达式,行为描述,NAND2,实现,传输门实现,传输管实现,16,个,FET,8,个,FET,但寄生电容、电阻大延迟大,8,个,FET,，版图布线面积小，需在输出端加非门把输出高电平从,V,DD,-V,Tn,恢复到,V,DD,7.11,多路选择器,2,选,1 MUX:,电路实现,符号,选择端,输出端,输入端,逻辑表达式,行为描述,7.11,多路选择器,4,选,1 MUX:,功能描述,门级描述,门级实现（基于,NAND,）,7.11,多路选择器,4,选,1 MUX:,门级实现,管级描述,nMOS,管级实现,W0,W1,W2,W3,W_O,W_x,7.11,多路选择器,4,选,1 MUX:,管级实现,nMOS,版图,nMOS,电路图,7.11,多路选择器,4,选,1 MUX:,物理版图,7.11,多路选择器,4,选,1 MUX:CMOS,实现,位级实现,符号,行为描述,7.11,多路选择器,8bit 2,选,1 MUX:,逻辑,用,8,个,1bit 2:1MUX,构成,1,个,8bit2:1MUX,7.11,多路选择器,8bit 2,选,1 MUX:,版图,n:m MUX,：通过,m,位选择字，将,n,个输入中的一个选送到输出,f,7.11,多路选择器,n:m,数据选择器,规律,VLSI,部件的描述与实现,VLSI,部件的表征方法,图形描述：电路符号逻辑图电路图版图,功能符号：逻辑表达式，真值表，卡诺图,HDL,描述：行为级，门级（结构级之一），管级（结构级之二）,VLSI,部件实现的多样性,同一逻辑功能可以用不同的逻辑门组合来实现,同一个逻辑门组合可以用不同的管级电路来实现,同一个管级电路可以用不同的物理版图来实现,7.12,二进制译码器,2/4,译码器,:,定义,高电平有效,低电平有效,符号,真值表,由,2,个输入,s,1,、,s,0,的值来确定,4,个输出,d,0,d,1,中哪一个处于高电平或低电平,高电平有效,低电平有效,逻辑表达式,行为描述,7.12,二进制译码器,2/4,译码器,:,描述,知识复习,基本定律,交换律,分配律,恒等律,互补律,狄摩根定律（,Demorgans Theorem,）,化简规则,布尔代数基本定律,高电平有效,7.12,二进制译码器,2/4,译码器,:,门级实现,(1),低电平有效,7.12,二进制译码器,2/4,译码器,:,门级实现,(2),输入,n,位控制字，使,m,条输出线中的一条有效（高电平有效置,1,，低电平有效置,0,），而其余,m-1,条输出线不受影响。,7.12,二进制译码器,n/m,译码器,7.13,优先权译码器,8,位,:,功能,输入,输出,假定优先权次序从高位到低位排列，则当最优先位,d,7,为,1,时，输出,7,（用三位二进制码,Q,2,Q,0,表示），然后判断次最优先位,d,6,是否为,1,，若为,1,则输出,6,，否则继续判断,d,5,，以此类推。有任何,1,个输入为,1,时，,Q,3,=1,，否则为,0,。,module Priority_8(Q,Q3,d);,input7:0 d;,output Q3;,output 2:0Q;,always (d),begin,Q3=1;,If (d7)Q=7;,elseif (d6) Q=6;,elseif (d5) Q=5;,elseif (d4) Q=4;,elseif (d3) Q=3;,elseif (d2) Q=2;,elseif (d1)Q=1;,elseif (d0)Q=0;,else,begin,Q3=0;,Q=3b000;,e,nd,end,Endmodule,HDL,行为描述,7.13,优先权译码器,8,位,:,描述,7.13,优先权译码器,8,位,:,门级实现,7.13,优先权译码器,8,位,:,管级实现,对于,1,个,n,位字，先设定各个位的优先权次序，用输出表示最高优先权的输入位的位置。,7.13,优先权译码器,n,位,END,第,7,章 组合逻辑电路,提问题（,1,）,在管子尺寸、电路扇入均相同的情况下，静态,CMOS,电路中的与非门、或非门哪一个更快些？为什么？,如果一个静态,CMOS,反相器的,pMOS,管与,nMOS,管的沟道尺寸一样，其上升时间和下降时间哪一个大？为什么？,在管子尺寸、扇入均相同的情况下，准,nMOS,电路中的与非门、或非门哪一个输出低电平更低？为什么？,在,CMOS,逻辑电路中的电路节点可能处于的逻辑状态有几种？,与静态,CMOS,相比，动态,CMOS,有什么优点和缺点？,时钟信号在动态,CMOS,电路中起什么作用？,提问题（,2,）,与普通的动态,CMOS,电路相比，多米诺逻辑有何好处？有何坏处？,取消多米诺电路中的求值控制管，有何好处？有何坏处？,