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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,集成电路设计基础,*,集成电路设计基础,山东大学 信息学院,刘志军,9/23/2024,1,集成电路设计基础,上次课内容,第3章 集成电路工艺简介,3.1 引言,3.2 外延生长工艺,3.3 掩模的制版工艺,3.4 光刻工艺,3.5 掺杂工艺,3.6 绝缘层形成工艺,3.7 金属层形成工艺,9/23/2024,2,集成电路设计基础,本次课内容,第4章 集成电路特定工艺,4.1 引言,4.2 双极型集成电路的基本制造工艺,4.3 MESFET工艺与HEMT工艺,4.4 CMOS,集成电路的基本制造工艺,4.5 BiCMOS,集成电路的基本制造工艺,9/23/2024,3,集成电路设计基础,所谓,特定工艺,，常常是,指以一种材料为衬底、一种或几种类型的晶体管为主要的有源器件；辅以一定类型的无源器件；以特定的简单电路为基本单元；形成应用于一个或多个领域中各种电路和系统的工艺。,4.1 引言,9/23/2024,4,集成电路设计基础,特定工艺,这些特定工艺包括：,硅基的双极型工艺、CMOS、BiCMOS、锗硅HBT工艺和BiCMOS工艺，SOI材料的CMOS工艺，GaAs基/InP基的MESFET工艺、HEMT工艺和HBT工艺,等,。,目前应用最广泛的特定工艺是CMOS工艺。在CMOS工艺中，又可细分为DRAM工艺、逻辑工艺、模拟数字混合集成工艺，RFIC工艺等,。,9/23/2024,5,集成电路设计基础,4.2,双极型集成电路的基本制造工艺,在,双极型集成电路,的基本制造工艺中，要不断地进行,光刻、扩散、氧化,的工作。,典型的PN结隔离的,掺金TTL电路,工艺流程图如下图,所示。,9/23/2024,6,集成电路设计基础,典型PN结隔离掺金TTL电路工艺流程图,9/23/2024,7,集成电路设计基础,双极型集成电路基本制造工艺步骤,（1）,衬底选择,对于典型的,PN结隔离,双极集成电路，衬底一般选用 P型硅。芯片剖面如图。,9/23/2024,8,集成电路设计基础,双极型集成电路基本制造工艺步骤,（2）,第一次光刻,N,+,隐埋层扩散孔,光刻,一般来讲，由于双极型集成电路中各元器件均从上表面实现互连，所以为了减少寄生的集电极,串联电阻效应,，在制作元器件的外延层和衬底之间需要作,N,+,隐埋层,。,9/23/2024,9,集成电路设计基础,第一次光刻,N,+,隐埋层扩散孔光刻,从上表面引出,第一次光刻,的,掩模版图形,及,隐埋层扩散,后的,芯片剖面,见图。,9/23/2024,10,集成电路设计基础,双极型集成电路基本制造工艺步骤,（3）,外延层淀积,外延层淀积,时应该考虑的,设计参数,主要有：,外延层电阻率,epi和,外延层厚度,T,epi。外延层淀积后的芯片剖面如图。,9/23/2024,11,集成电路设计基础,双极型集成电路基本制造工艺步骤,（4）第二次光刻,P,+,隔离扩散孔光刻,隔离扩散,的目的是在硅衬底上形成许多孤立的,外延层岛,，以实现各元件间的,电隔离,。,目前最常用的隔离方法是,反偏PN结隔离,。一般P型衬底接最负电位，以使隔离结处于反偏，达到,各岛间电隔离,的目的。,9/23/2024,12,集成电路设计基础,第二次光刻,P,+,隔离扩散孔光刻,隔离扩散孔的掩模版图形及隔离扩散后的芯片剖面图如图所示。,9/23/2024,13,集成电路设计基础,双极型集成电路的基本制造工艺步骤,（5）第三次光刻,P,型基区扩散孔光刻,基区扩散孔,的掩模版图形及基区扩散后的芯片剖面图如图所示。,9/23/2024,14,集成电路设计基础,双极型集成电路的基本制造工艺步骤,（6）第四次光刻,N,+,发射区扩散孔光刻,此次光刻还包括,集电极、N型电阻的接触孔,和,外延层的反偏孔。,9/23/2024,15,集成电路设计基础,第四次光刻,N,+,发射区扩散孔光刻,N,+,发射区扩散孔,的掩模图形及N,+,发射区扩散后的,芯片剖面图,如图所示。,9/23/2024,16,集成电路设计基础,双极型集成电路的基本制造工艺步骤,（7）,第五次光刻引线接触孔光刻,此次光刻的掩模版图形如图所示。,9/23/2024,17,集成电路设计基础,双极型集成电路的基本制造工艺步骤,（8）第六次光刻金属化内连线光刻,反刻铝,形成金属化内连线后的,芯片复合图,及,剖面图,如图。,9/23/2024,18,集成电路设计基础,4.3 MESFET工艺与HEMT工艺,MESFET是,第一代GaAs晶体管,类型和工艺标识，是 GaAs 单片集成电路技术的基础，现在是 GaAs VLSI 的,主导工艺,。,HEMT工艺是最先进的GaAs集成电路工艺。,MESFET和,HEMT两者的工作原理和工艺制造基础基本相同。,9/23/2024,19,集成电路设计基础,MESFET工艺,下图将示出,GaAs MESFET,的基本结构。在半绝缘,(Semi-isolating,，,s.i.)GaAs,衬底上的,N,型,GaAs,薄层为有源层。这一层可以采用,液相外延(LPE)、汽相外延(VPE)或分子束外延(MBE),三,种外延方法,沉积形成，也可以通过,离子注入,形成。,9/23/2024,20,集成电路设计基础,MESFET工艺,9/23/2024,21,集成电路设计基础,MESFET工艺,（1）有源层上面两侧的金属层通常是,金锗合金, 通过沉积形成, 与有源层形成源极和漏极的,欧姆接触,。这两个接触区之间的区域定义出,有源器件, 即MESFET的电流沟道。MESFET通常具有对称的源漏结构。沟道中间区域上的,金属层,通常是金或合金, 与有源层形成栅极的,肖特基接触,。,9/23/2024,22,集成电路设计基础,MESFET工艺,（2）由于,肖特基势垒,的耗尽区延伸进入有源层，使得沟道的厚度变薄。根据零偏压情况下沟道夹断的状况，可形成,两种类型的MESFET,：,增强型和耗尽型,。,对于,增强型MESFET,，由于内在电势形成的耗尽区延伸到有源区的下边界， 沟道在零偏压情况下是断开的。而,耗尽型MESFET,的耗尽区只延伸到有源区的某一深度，沟道为在零偏压情况下是开启的。,9/23/2024,23,集成电路设计基础,MESFET工艺,（3）,在栅极加电压,，内部的电势就会被增强或减弱，从而使沟道的深度和流通的电流得到控制。作为控制端的栅极对MESFET的性能起着重要的作用。,由于,控制主要作用,于栅极下面的区域，所以，,栅长即栅极金属层从源极到漏极方向上的尺寸，是MESFET技术的重要参数,。,常规情况下，,栅长越短，器件速度越快,。栅长为0.2,m的MESFET的截止频率约为50GHz。迄今为止，栅长已减小到100nm的尺度。,9/23/2024,24,集成电路设计基础,MESFET工艺的效果,与,HEMT工艺,相比，相对简单和成熟的,MESFET工艺,使得,光通信中高速低功率VLSI,的实现成为可能。,9/23/2024,25,集成电路设计基础,高电子迁移率晶体管（HEMT）,在N型掺杂的GaAs 层中，,电子漂移速度,主要受限于电子与施主的碰撞。要减小碰撞机会应,减小掺杂浓度,（最好没有掺杂），但同时希望在晶体结构中存在大量可高速迁移的电子，这就是,高电子迁移率晶体管（HEMT）,的原创思路。由于在,晶体结构中存在大量可高速迁移电子，,HEMT早期也被称为,二维电子气场效应管（TEGFET）。,9/23/2024,26,集成电路设计基础,HEMT工艺,HEMT,也属于,FET,的一种，它有与,MESFET,相似的结构。,HEMT,与,MESFET,之间的,主要区别在于有源层,。,9/23/2024,27,集成电路设计基础,简单的HEMT的层结构,9/23/2024,28,集成电路设计基础,HEMT工艺,一种简单的,HEMT,有如上图所示的结构。在,s.i. GaAs,衬底上，一层薄的没有掺杂的,GaAs,层被一层薄（,50-100nm,）,N,掺杂的,AlGaAs,层覆盖，然后在其上面，再形成肖特基栅极、源极与漏极欧姆接触。由于,AlGaAs,（,1.74 eV,）和,GaAs,（,1.43 eV,）的禁带不同，在,AlGaAs,层的电子将会进入没掺杂的,GaAs,层，并留在,AlGaAs /GaAs,相结处附近，以致形成,二维的电子气（2DEG）,。,9/23/2024,29,集成电路设计基础,HEMT工艺,根据图结构,HEMT,栅极下,AlGaAs,层的厚度与掺杂浓度，其,类型可为增强型或耗尽型,，即自然断开和自然开启。对器件的测量表明，相对于掺杂的,MESFET,层，它有更强的电子移动能力。,9/23/2024,30,集成电路设计基础,HEMT的性能和发展,由于,HEMT的优秀性能,，这类器件近十年有了广泛的发展。它在许多方面取得进展，如减小栅长，优化水平和垂直结构，改善2DEG限制结构及原料系统。,HEMT传输的,频率f,T,随栅长减小而增加,，,栅长越短则GaAs场效应管速度越快,，至今先进HEMT工艺的栅长小于0.2,m，实验室水平小于,0.1,m，但同时要考虑,光刻分辨率,以及减小栅长带来的,栅极电阻增大的问题,。,栅长小于0.3,m可考虑采用,蘑菇型即T型栅极,。,9/23/2024,31,集成电路设计基础,4.4 CMOS集成电路的基本制造工艺,CMOS工艺技术,是当代VLSI工艺的,主流工艺技术,，它是在PMOS与NMOS工艺基础上发展起来的。其,特点,是将NMOS器件与PMOS器件同时制作在同一硅衬底上。,CMOS工艺技术,一般可分为,三类,，即,P阱CMOS工艺,N阱CMOS工艺,双阱CMOS工艺,9/23/2024,32,集成电路设计基础,P,阱,CMOS,工艺,P阱CMOS工艺,以N型单晶硅为衬底，在其上制作P阱。NMOS管做在P阱内，PMOS管做在N型衬底上。P阱工艺包括用,离子注入或扩散的方法,在N型衬底中掺进浓度足以中和N型衬底并使其呈P型特性的P型杂质，以保证P沟道器件的正常特性。,9/23/2024,33,集成电路设计基础,P,阱,CMOS,工艺,P阱杂质浓度,的典型值要比N型衬底中的高510倍才能保证器件性能。然而P阱的,过度掺杂,会对N沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对P阱的电容等,。,9/23/2024,34,集成电路设计基础,P,阱,CMOS,工艺,电连接时，P阱接最负电位，N衬底接最正电位，通过反向偏置的PN结实现PMOS器件和NMOS器件之间的,相互隔离,。,P阱CMOS芯片剖面示意图,见下图。,9/23/2024,35,集成电路设计基础,N阱CMOS工艺,N阱CMOS正好和P阱CMOS工艺相反,，,它是在P型衬底上形成N阱。因为N沟道器件是在P型衬底上制成的，,这种方法与标准的N沟道MOS(NMOS)的工艺是兼容的。,在这种情况下，,N阱中和了P型衬底,， P沟道晶体管会受到过渡掺杂的影响。,9/23/2024,36,集成电路设计基础,N阱CMOS工艺,早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展。但由于,N阱CMOS中NMOS管直接在P型硅衬底上制作,，有利于发挥NMOS器件高速的特点，因此成为,常用工艺 。,9/23/2024,37,集成电路设计基础,N阱CMOS芯片剖面示意图,N阱CMOS,芯片剖面示意图见下图。,9/23/2024,38,集成电路设计基础,双阱,CMOS,工艺,随着工艺的不断进步，集成电路的,线条尺寸,不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。,9/23/2024,39,集成电路设计基础,双阱,CMOS,工艺,通常双阱CMOS工艺采用的原始材料是在N,+,或P,+,衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。,9/23/2024,40,集成电路设计基础,双阱,CMOS,工艺,使用双阱工艺不但可以,提高器件密度,，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。,9/23/2024,41,集成电路设计基础,双阱CMOS工艺主要步骤,双阱CMOS工艺主要步骤,如下：,（1）衬底准备：衬底氧化，生长Si,3,N,4,。,（2）光刻P阱，形成阱版，在P阱区腐蚀Si,3,N,4,，,P阱注入。,（3）去光刻胶，P阱扩散并生长SiO,2,。,（4）腐蚀Si,3,N,4,，N阱注入并扩散。,（5）有源区衬底氧化，生长Si,3,N,4,，有源区光刻,和腐蚀，形成有源区版。,（6）,N管场注入光刻，N管场注入。,9/23/2024,42,集成电路设计基础,双阱CMOS工艺主要步骤,（7）场区氧化，有源区Si,3,N,4,和SiO,2,腐蚀，栅,氧化，沟道掺杂（阈值电压调节注入）。,（8）多晶硅淀积、掺杂、光刻和腐蚀，形成,多晶硅版。,（9）,NMOS管光刻和注入硼，形成N,+,版。,（10）,PMOS管光刻和注入磷，形成P,+,版。,（11）硅片表面生长SiO,2,薄膜。,（12）接触孔光刻，接触孔腐蚀。,（13）淀积铝，反刻铝，形成铝连线。,9/23/2024,43,集成电路设计基础,MOS,工艺的自对准结构,自对准,是一种在圆晶片上,用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差,。在电路尺寸缩小时，这种有力的方法用得越来越多。,有许多应用这种技术的例子，例子之一是在多晶硅栅,MOS,工艺中，利用多晶硅栅极对栅氧化层的,掩蔽作用,，可以实现自对准的源极和漏极的离子注入，如图所示。,9/23/2024,44,集成电路设计基础,自对准工艺,示意图,9/23/2024,45,集成电路设计基础,自对准工艺,上图中可见形成了图形的,多晶硅条,用作,离子注入工序,中的,掩模,，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的,两侧,，从而实现了,自对准,。,而且原来呈半绝缘的多晶硅本身在大量注入后变成,低电阻率的导电体,。,可见多晶硅的应用实现“,一箭三雕,”之功效。,9/23/2024,46,集成电路设计基础,4.5 BiCMOS集成电路的基本制造工艺,BiCMOS工艺技术,是,将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点,，使它们互相取长补短、发挥各自优点，从而实现,高速、高集成度、高性能的超大规模集成电路,。,9/23/2024,47,集成电路设计基础,BiCMOS,工艺分类,BiCMOS工艺技术,大致可以,分为两类,：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。,一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。,9/23/2024,48,集成电路设计基础,以,P,阱,CMOS,工艺为基础的,BiCMOS,工艺,以,P,阱,CMOS,工艺为基础是指在标准的,CMOS,工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。,下图为通过标准,P,阱,CMOS,工艺实现的,NPN,晶体管的剖面结构示意图。,9/23/2024,49,集成电路设计基础,标准,P,阱,CMOS,工艺实现的,NPN,晶体管的剖面结构示意图,9/23/2024,50,集成电路设计基础,标准,P,阱,CMOS,工艺结构特点,这种结构的缺点是：,（1）由于NPN晶体管的基区在P阱中，所以基,区的厚度太大，使得电流增益变小；,（2）集电极的串联电阻很大，影响器件性能；,（3）NPN管和PMOS管共衬底，使得NPN管只,能接固定电位，从而限制了NPN管的使用。,9/23/2024,51,集成电路设计基础,以,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,N,阱,CMOS-NPN,体硅衬底结构剖面图,9/23/2024,52,集成电路设计基础,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,与以P阱CMOS工艺为基础的BiCMOS工艺相比，,优点包括,：,（1）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能；,9/23/2024,53,集成电路设计基础,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,（2）制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。,9/23/2024,54,集成电路设计基础,N,阱,CMOS,工艺为基础的,BiCMOS,工艺,它的缺点,是：NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P,+,-Si为衬底，并在N阱下设置N,+,隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小5,6倍，还可以使CMOS器件的抗闩锁性能大大提高。其结构如下图。,9/23/2024,55,集成电路设计基础,N,阱,CMOS-NPN,外延衬底结构剖面图,9/23/2024,56,集成电路设计基础,双极工艺为基础的,BiCMOS,工艺,（1）,以CMOS工艺为基础的,BiCMOS工艺,中，影响BiCMOS电路性能的,主要是双极型器件,。显然，若以双极工艺为基础，对提高双极型器件的性能是有利的。,（2）,这种结构,克服了以P阱CMOS工艺为基础的BiCMOS结构的缺点,，,而且还可以用此工艺获得对高压、大电流很有用的纵向PNP管和LDMOS及VDMOS结构，以及在模拟电路中十分有用的I,2,L等器件结构。,9/23/2024,57,集成电路设计基础,三种以PN结隔离双极型工艺为基础的P阱BiCMOS器件结构剖面图,：,9/23/2024,58,集成电路设计基础,以双极工艺为基础的双阱BiCMOS工艺,这种结构的特点是采用,N,及P,双埋层双阱结构,，采用,薄外延层,来实现双极器件的,高截止频率,和,窄隔离宽度,。,此外，利用CMOS工艺的,第二层多晶硅,做双极器件的多晶硅发射极，不必增加工艺就能形成,浅结和小尺寸发射极,。,9/23/2024,59,集成电路设计基础,双埋层双阱Bi-CMOS工艺器件结构剖面图,以双极工艺为基础的双埋层双阱Bi-CMOS工艺的器件结构剖面图,9/23/2024,60,集成电路设计基础,预习下节课：,第5章 集成电路版图设计,9/23/2024,61,集成电路设计基础,本小节结束 (162),谢谢!,9/23/2024,62,集成电路设计基础,9/23/2024,63,集成电路设计基础,