4——SPLD内部结构及工作原理

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,第四章,SPLD,基本结构及工作原理,SPLD的根本结构,主要内容,PROM,器件,PLA,器件,PAL,器件,GAL,器件,2,SPLD,的 基 本 结 构 图,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,和项,输,入,输,出,反馈输入信号,互补输出的输入缓冲电路,用以产生输入变量的原变量和反变量，并提供足够的驱动能力。,输入电路在,PLD,中的画法,A,A,A,4.1 SPLD的根本结构,3,C,A,B,C,C,A,B,B,A,W,7,= ABC,A,B,C,W,0,=,由一组多输入与门组成，用以产生输入变量的各乘积项。,与阵列,SPLD,的 基 本 结 构,输入电路,输出电路,或阵列,输入项,乘积项,和项,输,入,输,出,反馈输入信号,与阵列,4.1 SPLD的根本结构,4,例,如,A,B,C,Y,3,Y,2,Y,1,与阵列,SPLD,的 基 本 结 构,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,和项,输,入,输,出,反馈输入信号,由图可得,Y,1,= ABC + ABC + ABC,Y,2,= ABC + ABC,Y,3,= ABC + ABC,由一组多输入或门组成，用以产生和项，即将输入的某些乘积项相加。,4.1 SPLD的根本结构,或阵列,5,SPLD,的 基 本 结 构,输入电路,与阵列,输出电路,或阵列,输入项,乘积项,和项,输,入,输,出,反馈输入信号,SPLD,的输出电路因器件的不同而有所不同，但总体可分为固定输出和可组态输出两大类。,根据与门阵列、或门阵列和输出电路结构的不同，简单的低密度PLD可分为PROM、PLA、PAL、GAL四种根本类型，下面分别进行讲解。,4.1 SPLD的根本结构,6,4.2 PROM,器件,1根本结构,A B C,A B C,A B C,A B C,A B C,A B C,A B C,A B C,A B C,O,1,O,2,O,3,或阵列,（可编程）,与阵列,（固定）,2特点,“与阵列固定，不能编程，“或阵列可以编程。,与阵列是一个全译码电路，即,n,个输入量总共有,2,n,个不同的组合积项输出，因此有,2,n,条积项线。,与阵列的固定连接关系造成芯片面积的浪费，利用效率低。,7,3应用设计,例,1,：用,PROM,构造半加器,C=A,0,A,1,4.2 PROM,器件,S=A,0,A,l,=A,0,A,l,+ A,0,A,1,+,C,S,A,1,A,0,A,1,A,0,A,1,A,0,A,1,A,0,S,C,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,8,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0,例,2:,用,PROM,实现,2,2,乘法器,输 入,输 出,A,1,A,0,B,1,B,0,P,3,P,2,P,1,P,0,0 0,0 0,0 0 0 0,0 0,0 1,0 0 0 0,0 0,1 0,0 0 0 0,0 0,1 1,0 0 0 0,0 1,0 0,0 0 0 0,0 1,0 1,0 0 0,1,0 1,1 0,0 0,1,0,0 1,1 1,0 0,1,1,1 0,0 0,0 0 0 0,1 0,0 1,0 0,1,0,1 0,1 0,0,1,0 0,1 0,1 1,0,1,1,0,1 1,0 0,0 0 0 0,1 1,0 1,0 0,1,1,1 1,1 0,0,1,1,0,1 1,1 1,1,0 0,1,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0,9,4.3 PLA,器件,1根本结构,与阵列不采用全译码方式，标准的与或表达式已不适用，需要把逻辑函数化成最简的与或表达式。有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。,A B C,O,1,O,2,O,3,或阵列,（可编程）,与阵列,（可编程）,2特点,“与阵列和或阵列都可以编程，方便了设计工作。,算法复杂,器件运行速度下降,制造工艺复杂，价格高。,10,根本思想：根据PLA结构，安排每个积项占一条积项线，在不同输出函数中如有相同积项，那么共享。每个输出函数有n个积项，就在或阵列上将它的纵向线与相关的n个积项线相连。,简单地说，用,PLA,实现组合逻辑函数时，先将函数化简为,最简与或式,，再把对应的与项或起来即可。,O,1,=ABC+BC,O,2,=AB+AC,O,3,=AB+AC,例：用,PLA,实现以下组合逻辑函数电路,3应用设计,4.3 PLA,器件,A B C,O,1,O,2,O,3,A B C,A B,A C,B C,A B,11,采用熔丝编程方式，,只能一次性编程。,4.4 PAL,器件,1根本结构,左图为最简单的,PAL,器件结构。目前常见的,PAL,器件中，输入变量最多可达,20,个，与项的个数最多有,80,个，或阵列输出端最多的有,10,个，每个或门输入端最多的可达,16,个。,2特点,“与阵列可编程，“或阵列固定。,A,2,A,1,A,0,D,0,D,1,D,2,或阵列,（固定）,与阵列,（可编程）,12,为了扩展电路的功能，并增加使用的灵活性，PAL在与或阵列的根底上，增加了多种输出及反响电路，构成了各种型号的PAL器件。,反馈,电路,输,入,电,路,固定“或”阵列,可编程,“与”阵列,输出,电路,输入电路,2特点,具有多种形式的输出结构,根据PAL器件的输出结构和反响电路的不同，可将它们大致分成专用输出、可编程输入/输出、存放器输出、异或输出以及运算选通反响输出等几种类型。,13,专用输出结构,这种结构的输出端,只能作输出用,，不能用作输入。输出端可以是或门、或非门，或者互补输出结构。因电路中不含触发器，所以,只能实现组合逻辑电路,。,常用的产品有,PAL10,H,8(10,输入，,8,输出，,高电平输出,),、,PAL10,L,8(10,输入，,8,输出，,低电平输出,),、,PAL16,C,1(16,输入，,1,输出，,互补型输出,),等。,3PAL的输出结构,输入线,O,I,积项线,14,可编程输入,/,输出结构,这种结构在或门输出之后增加了一个三态输出缓冲器，它的,控制端,OE,由与阵列的第一个乘积项控制,，可,直接送往输出,，,也可作为输入用,。,常用的产品有,PAL16L8,、,PAL20L10,等。,当,OE=0,时，三态输出呈高阻态，,I/O,引脚作输入使用；,当,OE=1,时，三态门选通，,I/O,引脚作输出使用。,3PAL的输出结构,I,I/O,OE,作输出使用时，也可将输出再经互补输出的缓冲器反响到与阵列输入，用于实现复杂的组合逻辑电路。,15, 存放器输出结构,常用的产品有 PAL16R4、PAL16R8等。R表示存放器输出型。,3PAL的输出结构,这种结构的输出端有一,D,触发器。在时钟上升沿先将或门输出寄存在,D,触发器的,Q,端，当使能信号,OE,有效时，,Q,端的信号经三态缓冲器反相后输出，输出为低电平有效。,触发器的,Q,端,输出还可以通过缓冲器反馈送至与阵列的输入端。因而这种结构的,PAL,能记忆原来的状态，,实现时序逻辑电路,。,16,异或输出结构,这种结构的输出局部有两个或门，它们的输出经异或门进行异或运算后再经D触发器和三态缓冲器输出。这种结构不仅便于对与或逻辑阵列输出的函数求反，还可以实现对存放器状态进行保持操作。,该种结构的产品有,PAL20,X,4,、,PAL20,X,8(,X,表示异或输出型,),等。,Y,Q,3PAL的输出结构,I,Q,Q,D,CLOCK,OE,O,C,17,在异或门的根底上，将触发器的输出反响到运算选通逻辑电路，与输入项进行组合后送与阵列进行编程，可获得16种可能的逻辑组合。,3PAL的输出结构,运算选通反响结构,这种结构的产品有PAL16A4(A表示运算选通反响输出型)。,18,图示电路即为经过编程产生,16,种运算结果的,PAL,。,19,例：用,PAL,器件设计一个数值判别电路。要求判断,4,位二进制数,DCBA,的大小在,0,5,、,6,10,、,11,15,哪一个区间之内。,十进制数,二进制数,Y,0,Y,1,Y,2,D,C,B,A,0,0,0,0,0,1,0,0,1,0,0,0,1,1,0,0,2,0,0,1,0,1,0,0,3,0,0,1,1,1,0,0,4,0,1,0,0,1,0,0,5,0,1,0,1,1,0,0,6,0,1,1,0,0,1,0,7,0,1,1,1,0,1,0,8,1,0,0,0,0,1,0,9,1,0,0,1,0,1,0,10,1,0,1,0,0,1,0,11,1,0,1,1,0,0,1,12,1,1,0,0,0,0,1,13,1,1,0,1,0,0,1,14,1,1,1,0,0,0,1,15,1,1,1,1,0,0,1,4PAL的应用,20,21,GAL,器件分两大类：一类为普通型,GAL,，其与或阵列结构与,PAL,相似，如,GAL16V8,、,GAL20V8,、,ispGAL16Z8,等；另一类为新型,GAL,，其与或阵列均可编程， 与,PLA,结构相似，代表器件为,GAL39V8,。,4.5 GAL,器件,GAL是在PAL的根底上开展起来的，具有和PAL相同的与或阵列，即可编程的与阵列和固定的或阵列。不同的是它采用了电擦除、电可编程的E2PROM工艺制作，可以用电信号擦除并反复编程上百次。GAL器件的输出端设置了可编程的输出逻辑宏单元OLMCOutput Logic Macro Cell，可以将OLMC设置成不同的输出方式。这样，同一型号的GAL器件可以实现PAL器件所有的各种输出电路工作模式，可取代大局部PAL器件， 因此称为通用可编程逻辑器件。,1概述,22,优点：,2GAL器件的特点,缺点：,采用电擦除工艺和高速编程方法，使编程改写变得方便、 快速，整个芯片改写只需数秒钟，可改写 百次以上。,速度快、功耗低。存取时间为,1240ns,，功耗仅为双极型,PAL,的,1/2,或,1/4,，编程数据可保存,20,年以上。,采用可编程的输出逻辑宏单元,(OLMC),，使其具有极大的灵活性和通用性。,可预置和加电复位所有存放器，备有加密单元。,仍属于低密度,PLD,，规模小，每片相当于几十个等效门电路，只能代替,2,4,片,MSI,器件。,在使用中还有许多局限性，如一般,GAL,只能用于同步时序电路，各,OLMC,中的触发器只能同时置位或清零，还不能充分发挥其作用。,23,GAL,和,PAL,在结构上的区别,PAL,结构,GAL,结构,或阵列做在,OLMC,结构中,适当地为,OLMC,进行编程，,GAL,就可以在功能上代替,PAL,各种输出类型及其派生类型,24,3GAL器件的根本结构(以GAL16V8为例),GAL16V8,引脚图,8,个输入端,8,个,I,/,O,端,1,个时钟输入端,1,个输出使能控制输入端,25,1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,可编程与阵列,(64,32),GAL16V8,逻辑图,输出逻辑宏单元,(,O,utput,L,ogic,M,acro-,C,ell,，简称,OLMC,),与阵列,输入电路,26,1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,可编程与阵列,(64,32),与阵列的作用是产生输入信号的乘积项。其输入信号为,8,个输入端提供的原、反变量,和,8,个反馈输入端提供的原、反变量,。产生这些变量的那些乘积项，则由对与阵列的编程决定。,时钟输入端，提供时序电路所需要的时钟信号。,输出使能控制输入端。它作为全局控制信号控制各,I,/,O,端的工作方式。,27,1,CLK,2,I,3,I,4,I,5,I,6,I,7,I,8,I,9,I,I,/,O,19,I,/,O,18,I,/,O,17,I,/,O,16,I,/,O,15,I,/,O,14,I,/,O,13,I,/,O,12,OE,11,可编程与阵列,(64,32),OLMC,中含有或门、,D,触发器和多路选择器等，,通过对,OLMC,编程可得,到组合电路输出、时序电,路输出、双向,I,/,O,端等多,种工作组态。,GAL16V8,逻辑图,28,64x32,16x64x8,29,4GAL的输出逻辑宏单元OLMC,1,个,8,输入或门,1,个异或门,1,个,D,触发器,4,个多路选择开关,4,个控制字,来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),30,由,OLMC,的结构图可以看出，,OLMC,中的异或门和四个多路选择开关由四个结构控制字,XOR(,n,),、,AC0,、,AC1(,n,),和,Syn,编程控制。其中,XOR(,n,),和,AC1(,n,),是各个,OLMC,自己的控制字，,n,代表,OLMC,的编号，这个编号与每个,OLMC,连接的引脚号码一致；,AC0,和,Syn,为,8,个,OLMC,共用的控制字。,OLMC,的结构控制字,这些控制字集中放在一个行地址为第,60,行的具有,82,位的结构控制字中。,来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),31,8,输入或门,每个OLMC包含或阵列中的一个8输入或门，或门的每一个输入对应一个乘积项与阵列中的一个输出，故或门的输出为假设干个乘积项之和。或门的输出接到异或门的一个输入端。,异或门,异或门用于控制或门输出信号的极性。异或门的另一个输入端为结构控制字中的1位XOR(n)，当XOR(n)端为1时，异或门起反相器作用；否那么为同相输出。异或门的输出直接送到D触发器的输入端。,D,触发器,D,触发器用于锁存异或门的输出状态，使,GAL,能实现时序逻辑电路。,XOR(,n,),来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),32,PTMUX,由编程的控制字,AC0,和,AC1(,n,),加到与非门,G1,输出后进行控制。当,AC0,或,AC1(,n,)=0,时，第一个积项通过,PTMUX,输出到或门的输入端，作为或门的一个输入积项；当,AC0=AC1(,n,)=1,时，第一个积项不能作为输入项，可被选为三态门的控制项。此时,PTMUX,输出为,0,，对或门输出没影响。,4,个多路选择开关,积项选择多路开关,PTMUX,是一个二选一开关电路，它的输入端来自可编程与阵列中的,8,个积项中的第一个，由编程决定这一积项用作输入项还是用作三态门的控制项。,AC0,AC1 (,n,),来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),33,当,AC0 AC1(,n,)=00,时，,TSMUX,输出为固定高电平，三态门始终选通，,I/O(,n,),端只能作输出使用。,当,AC0 AC1(,n,)=01,时，,TSMUX,输出为固定低电平，三态门工作在高阻状态，无输出，此时,I/O(,n,),端可作输入使用。,当,AC0 AC1(,n,)=10,时，,TSMUX,输出为公共控制信号,OE,，三态门的工作状态由外接,OE,信号控制。,OE=1,时，,I/O(,n,),端作输出用；,OE=0,时，,I/O(,n,),端作输入用。,当AC0 AC1(n)=11时，TSMUX输出为由与阵列来的第一个积项，那么由与阵列来的各组的第一个积项分别控制各自的三态门的输出。,这是一个四选一开关电路，它的输入有：第一个积项、,8,个,OLMC,的共用控制信号,OE,、固定的高电平,V,CC,和固定的低电平,(,地,),。选择控制由控制字,AC0,和,AC1(,n,),实现。,输出三态门共有四种控制选择。,来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),三态门控制选择多路开关,TSMUX,34,当,AC0+AC1(,n,)=AC0&AC1(,n,)=1,即,AC0=1,且,AC1(,n,)=0,时，选择,D,触发器输出；此时三态门受外部控制信号,OE,的控制，当,OE=1,时, D,触发器的输出才会经三态门驱动到,I/O(,n,),端。,这也是一个二选一开关电路，它通过控制字,AC0,和,AC1(,n,),作用到或非门,G2,，再由,G2,输出对,OMUX,进行选择控制。,当,AC0,和,AC1(,n,),为其它三种组合时，选择异或门直接输出到三态门。,来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),输出选择多路开关,OMUX,35,四个反馈输入来自,:,D,触发器,Q,端的输出；,本级的,I/O,端；,相邻单元的输出；,固定低电平,(,地,),。,选择控制由三个结构控制字,AC0,、,AC1(,n,),和,Syn,的组合实现。,当,AC0 AC1(,n,) Syn=11x,时，,FMUX,的输出选为本级的,I/O,。,当,AC0 AC1(,n,) Syn=10x,时，,FMUX,的输出为,D,触发器的,Q,输出。,当,AC0 AC1(,n,) Syn=0x1,时, FMUX,的输出选为相邻单元的输出。,当,AC0 AC1(,n,) Syn=0x0,时，,FMUX,的输出为固定低电平。,反响选择多路开关FMUX,来自,与阵列,0,1,P,T,M,U,X,XOR(,n,),Q,Q,D,AC0,反馈,F,M,U,X,10x,11x,0x1,0x0,AC0,Syn,AC1 (,n,),11,10,01,00,T,S,U,X,M,0,1,O,U,X,M,V,CC,G2,来自邻级,输出,(,n,),I/O(,n,),CLK,OE,CLK,OE,G1,AC1 (,n,),36,5OLMC组态,Syn,AC,0,AC,1,(n),XOR(n),组态模式,输出极性,备注,1,0,1,X,专用输入,CLK,和,OE,不起作用，三态门不通,1,0,0,0,专用组合输出,低电平有效,高电平有效,CLK,和,OE,不起作用，三态门常通,1,1,1,1,0,选通组合输出,低电平有效,高电平有效,CLK,和,OE,不起作用，三态门选通信号为第一乘积项,1,0,1,0,0,寄存器,输出,低电平有效,高电平有效,1,脚为,CLK,11,脚为,OE,1,OLMC,是由对,Syn,、,AC0,、,AC1(n),和,XOR (n),进行编程决定四个多路选择开关和异或门的输出，共有四种组态。,37,专用输入组态,此时,AC1(n),1,，,AC0,0,，使,TSMUX,输出为,0,，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止。,I/O,可以作为输入端，提供给相邻的逻辑宏单元。,本级反馈输入信号来自另一相邻宏单元。,38,O(n),专用组合输出组态,【AC0=0,，,AC1(n),0】,FMUX选择接地，本单元和相邻单元的反响信号均被阻断,PTMUX,选择,1,，第一与项送入或门,OMUX,选择,0,，跨过,DFF,TSMUX,选择,V,CC,，三态门常通,39,选通组合输出组态,【,AC0=AC1(n)=1,且,SYN=1,】,输出信号反响到与阵列。,与专用输出组态相比，有两点不同：,三态门使能端接第一与项；,40,O(n),存放器输出组态【AC0=1，AC1(n)0】,器件的公共端,CLK,、,OE,作为时钟和输出缓冲器的使能信号。（,TSMUX,选中,OE,端）,OMUX,选中,1,端，,DFF,的,Q,端输出,FMUX,选中,DFF,的,Q,端,41,42,GAL,的输入特性和输出特性,1输入缓冲电路，是一种较为理想的高输入阻抗器件，在正常的输入电压范围内，输入端漏电流不超过10A。,2输出缓冲电路采用单一类型的N沟道增强性MOS管，不会出现CMOS电路的锁定效应，输出具有“软开关特性。,