第二章PLD硬件特性

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,可编程逻辑器件（,Programmable Logic Device,）,PLD,是,70,年代发展起来的一种数字逻辑集成器件，是大规模集成电路技术发展和计算机辅助设计的产物，是一种半定制的集成电路。,结合,EDA,技术可以快速方便地构建数字电路系统。,CPLD,和,FPGA,是两大类大规模可编程逻辑器件。是,EDA,技术的对象。,学习,ASIC,技术，掌握可编程逻辑器件的设计方法，已成为现代电子系统设计人员必须具备的基本技能之一。,数字电路系统都是由基本逻辑门来构成,由基本门电路可以构成两类数字电路。组合逻辑电路，输出是当前输入状态的函数。时序逻辑电路，输出是前一状态和当前输入的函数含有存储元件。,基本逻辑门电路有多种，比如与门，非门，或门，传输门，与非门，或非门等等。事实上不是所有的基本门电路都是需要的，任何组合逻辑函数都可以化简成“与,-,或”表达式，即任何组合电路都可以用“与门,-,或门”二级电路实现。同样任何时序逻辑电路都可以由组合电路加上存储元件即“锁存器、触发器”构成。,PLD,器件就是基于这一点提出的可编程电路结构，即乘积项逻辑可编程结构，如上图。,PLD,概述,“与,-,或”结构组成的,PLD,器件的功能比较简单。,ROM,存储电路是一种给出地址信号得到输出数据，存储单元存储的信息不同，地址单元输出的数据就不同，这也是一种输入输出逻辑关系，是通过给地址“查表”来实现的。多个查表构成查表阵列，即可编程门阵列,(Programmable Gate Array),乘积项可编程结构和查表可编程结构分别是,CPLD,和,FPGA,的基本工作原理。,PROM(Programmable,Read Only Memory),PAL(Programmable,Logic Array),PAL(PAL(Programmable,Array Logic),可重复编程的,GAL(Generic,Aray,Logic) EPLD,：大规模,PLD,可编程逻辑器件的发展情况，大体可以分为六个发展阶段：,（,1,）,20,世纪,70,年代初，熔丝编程的可编程只读存储器,PROM,和可编程逻辑阵列,PLA,是最早的可编程逻辑器件。,（,2,）,20,世纪,70,年代末，对,PLA,器件进行了改进，,AMD,公司推出了可编程阵列逻辑。,（,3,）,20,世纪,80,年代初，,Lattice,公司发明了电可擦写的、比,PAL,器件使用更灵活的通用可编程阵列逻辑,GAL,。,（,4,）,20,世纪,80,年代中期，,Xilinx,公司提出了现场可编程的概念，同时生产出了世界上第一个,FPGA,器件。,（,5,）,20,世纪,80,年代末，,Lattice,公司又提出了在系统可编程的概念，即,ISP,技术，并且推出了一系列的具备在系统可编程能力的,CPLD,器件。,（,6,）进入,20,世纪,90,年代以后，集成电路技术进入到飞速发展的时期。并且出现了内嵌复杂功能块（如加法器、乘法器、,RAM,、,PLL CPU,核、,DSP,核等）的,FPGA,（,7,）进入,21,世纪，集成电路的规模和集成度有巨大的进步，利用,FPGA,可方便实现,SOPC,（,System On a Programmable Chip,）。,可编程逻辑器件种类多，各,PLD,供应商都提供有自身特点的,PLD,器件,1,、按照集成度来区分不同,PLD,器件,低级程度：可用逻辑门数在,500,门以下,PROM,PAL,PLA,GAL,高集成度：,CPLD,，,FPGA,都属于复杂,PLD,2,、从结构上分类,乘积项结构器件：,其基本结构为“与,或阵列”的器件，,大部分简单,PLD,和,CPLD,都属于这个范畴。,查找表结构器件：,基本结构类似于“门阵列”的器件，它由简单的查找表组成可编程逻辑门，再构成阵列形式，,FPGA,器件都属于这种器件。,1,、编程即根据设计熔丝图文件烧断对应熔丝,2,、通过击穿漏层使两点之间导通,3,、较高的编程电压，紫外光擦除,5,、,SRAM,查表结构，大多数,FPGA,采用，编程信息由,SRAM,保存断电丢失需上电重新配置。,6,、可多次编程断电不丢失编程信息,习惯上把掉电后重新上电后能保持编程逻辑的是,CPLD,否则为,FPGA,简单,PLD,，结构上由简单的“与,-,或”门阵列和输入输出单元组成。简单的,PLD,有：,PROM,PLA,PAL,GAL,等,先熟悉下常用的逻辑电路符号,EDA,软件中原理图一般用“常用符号”描述,PLD,结构特殊，逻辑门符号用一种约定的符号来简化图表示,PLD,内部输入缓冲电路，互补结构,图,2-6,是,PLD,中的与阵列简化图，表示可以选择,ABCD,中任一组或者全部输入与门，形象的表示与阵列，具体硬件实现时与门可能根本不存在。图,2-7,是或阵列简化图形表示。阵列关系中交叉线表示两线未连接，黑点表示固定连接，交叉点打叉表示该点可编程，它的连接可以编程改变。,可编程只读存储器，除了做存储器外，还可以做,PLD,用,一个,ROM,器件主要由地址译码部分，,ROM,单元阵列和输出缓冲部分构成。,从可编程逻辑器件的角度来分析,PROM,这些式子都可以看做逻辑与运算，也就是可以把地址译码部分看做是一个与阵列,对于存储单元阵列的输出，可以用下列逻辑关系来表示。,显然可以认为上式是一个或阵列，与上面的与阵列不同的是这里的,M,x,y,是可以编程。,从前面的分析我们可以把,PROM,的结构表示成一个不可编程的与阵列和一个可编程的或阵列。,表示成,PLD,阵列的图的,PROM,直观清晰地表示,PROM,中固定的与阵列和可编程的或阵列,PROM,的地址线是与阵列的,n,个输入变量，经过不可编程的与陈列产生,2,n,个最小项（乘积项），再经过可编程或阵列产生,m,个输出函数，,m,位,PROM,输出数据位宽。,已知半加器逻辑表达式：,用,4*2PROM,编程实现半加器,这两个式子是右图所示结构的布尔表达式，是“乘积项”方式的，,A0A1,分别是加数和被加数，,F0,为和，,1,为进位。反之根据逻辑关系就可以得到阵列点连接关系从而可以形成阵列点文件，这个文件对于一般的,PLD,器件称为熔丝图文件,(Fuse Map),，对于,PROM,则是存储单元的编程数据文件。,PROM,只适合用于组合逻辑电路的可编程，输入变量增加会引起存储容量增加。,PROM,实现组合逻辑函数时，存储单元利用率低，它的与阵列全译码，产生全部的最小项，实际应用中组合逻辑函数并不需要所有最小项，,PLA,是对,PROM,进行的改进，它的与阵列和或阵列都是可编程的。,任何组合函数都可以采用,PLA,实现，实现时需把逻辑函数化简成最简单的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。,PLA,上图是一个,6*3PLA,与,8*3PROM,的比较，二者在大部分实际应用中可以实现相同的逻辑功能。,PLA,相比较与,PROM,可以节省乘积相线，在,PLA,规模增大时优势明显。,PLA,的利用率高，但是需要逻辑的与或最简表达式，对于多输入函数涉及的算法比较复杂，两个阵列均可编程会是编程后器件运行速度减慢。因此使用受到限制，只在小规模逻辑上应用。,可编程阵列逻辑,PAL,也包含与阵列和或阵列，但是或阵列固定与阵列可编程，它可以避免,PLA,的一些问题，运行速度有所提高。,PAL,各个逻辑函数输出化简，不必考虑公共乘积项，送或门的乘积项数目是固定的可大大化简设计算法，同时使单个输出的乘积项数有限。,PROM,，,PLA,，,PAL,这些可编程结够只能解决组合逻辑可编程，时序逻辑电路是由组合电路家存储单元,(,锁存器，触发器，,RAM),组成，在,PAL,加上输出寄存器单元后就可以实现时序电路的可编程。,1985,年由,Lattice,在,PAL,基础上设计出,GAL,器件,GAL,的,OLMC,有多种组态，可配置成专用组合输入输出双向,I/O,寄存器输入输出可以简化电路板的布局布线，和大多数,PAL,器件兼容，它仍然被广泛应用。,依据可编程的部位可将,PLD,器件分为可编程只读存储器,PROM,、可编程逻辑阵列,PLA,、可编程阵列逻辑,PAL,、通用阵列逻辑,GAL,等四种最基本的类型，如表所示。,器件名,与,阵,列,或,阵,列,输出电路,PROM,固,定,可,编,程,固,定,PLA,可,编,程,可,编,程,固,定,PAL,可,编,程,固,定,固,定,GAL,可,编,程,固,定,可,组,态,现在超大规模集成电路制造以,CPLD,、,FPGA,为主,流行的,CPLD,中，,Altera,的,MAX7000,系列器件具有典型性，它包含,32-256,个宏单元，上图为每个宏单元的结构。每,16,个宏单元组成一个逻辑阵列块,(LAB),。,MAX7000,系列,每个宏单元包含一个可编程的“与阵列”和固定的“或”阵列，以及一个可配置寄存器，每个宏单元共享扩展乘积项和高速并联扩展乘积项它们向每个宏单元提供,32,个乘积项，以构成复杂逻辑函数。,MAX7000,结构中包含有,5,个主要部分：逻辑阵列块，宏单元，扩展乘积项,(,共享和并联,),，可编程连线阵列和,I/O,控制块。,LAB,由,16,个宏单元的阵列组成，,MAX7000,结构主要由多个,LAB,组成的阵列以及它们之间的连线构成，多个,LAB,通过可编程连线阵列,(PIA),和全局总线连接在一起。,对每个,LAB,，输入信号来自,3,部分：作为通用逻辑输入的,PIA,的,36,个信号；来自全局控制信号，用于寄存器辅助功能；从,I/O,引脚到寄存器的直接输入通道。,它们可单独配置为时序逻辑和组合逻辑工作方式,逻辑阵列：实现组合逻辑给每个宏单元提供,5,个乘积项。,乘积项选择矩阵：分配乘积项作为到或门和异或门的主要逻辑输入，实现组合逻辑函数。或者把这些成积项作为宏单元中寄存器的辅助输入：清零，置位，时钟，时钟使能控制。,宏单元,可编程寄存器：可单独被配置为带有可编程时钟控制的,D,，,T,，,JK,，,SR,触发器工作方式实现时序逻辑功能。也可以将寄存器旁路掉，以实现组合逻辑电路工作方式。,每个寄存器支持异步清零和异步置位功能由乘积项选择矩阵分配。每个寄存器复位可由低电平有效的全局专用引脚信号来驱动。,每个可编程寄存器可按照,3,种时钟输入模式：,可编程寄存器的,3,种时钟输入模式,全局时钟信号：能实现最快的时钟到输出性能，全局时钟输入直接连向每一个寄存器的,CLK,端。,全局时钟由高电平有效的时钟信号使能：提供每个触发器的时钟使能信号。,用乘积项实现一个阵列的时钟：触发器来自隐埋的宏单元或,I/O,引脚的信号进行控制，其速度较慢。,复杂的逻辑函数需要附加乘积项，利用宏单元提供所需的逻辑资源，,MAX7000,还可以利用共享和并联扩展乘积项，作为附加的乘积项直接送到本,LAB,中任一宏单元中。,共享扩展项：每个,LAB,有,16,个，由每个宏单元提供一个单独的乘积项通过一个非门反馈到逻辑阵列中，可被,LAB,内任一宏单元使用和共享。,并联扩展项：是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元（借用）去实现快速复杂的逻辑函数。,不同的,LAB,通过在可编程连线阵列,PIA,上布线，以相互连接构成所需的逻辑，这个全局总线是一种可编程通道。,MAX7000,内部的专用输入，,I/O,引脚和宏单元输出都连接到,PIA,，由,PIA,把这些信号送到器件内的各个地方。,I/O,控制块允许每个,I/O,引脚单独被配置为输入输出和双向工作方式。,所有,I/O,引脚都有一个三态缓冲器，它的控制信号来自一个多路选择器，可选择用全局输出使能信号其中之一进行控制或者接地或电源。,器件引脚,I/O,控制块,引脚的三态缓冲控制端接地时，输出高阻，这时可以做专用输入引脚。三态缓冲控制端接电源时，输出一直使能，为普通输出引脚。,MAX7000,结构提供双,I/O,反馈。当,I/O,引脚被配置成输入引脚时，与其相联的宏单元可以作为隐埋逻辑使用。,MAX7000,的,I/O,控制块还提供减缓输出缓冲器的电压摆率选择项，以降低工作速度要求不高的信号在开关瞬间产生的噪声。,MAX7000,为了降低功耗，提供可编程的速度或功率优化，应用设计中可以关键部分全功率状态而其余部分可工作在低功率状态。,I/O,工作电压，,E,，,S,系列,5,伏电压，,A,和,AE,系列为,3.3,伏混合工作电压，,B,系列,2.5,伏工作电压。,FPGA,是另一大类可编程逻辑器件，,FPGA,的开发使用，一般关注器件的五个主要方面：,1,）工作电源与接入要求，主要有,3,类电源，内核电压，,I/O,驱动电压，锁相环工作电压。,2,）编程接口，一般有,JTAG,接口，被动或主动串行配置口。,3,）器件的,I/O,端口，多用途端口，专用输入口，全局控制口，,LVDS,口，锁相环时钟输入输出口的电气特性和使用方法。,4,）器件内部嵌入的模块。,5,）配置器件，一般是,EPSCSX,器件注意其大小及使用方法。,对于原理的了解大致就可以了,除,CPLD,外另一类大规模可编程逻辑器件,FPGA,使用的是另一种可编程逻辑形成方法，即可编程查表,(Look Up,Table,LUT,),结构,LUT,是可编程的最小逻辑构成单元。大部分,FPGA,采用基于用,SRAM,构成逻辑函数发生器，一个,N,个输入的,LUT,可以实现,N,个输入变量的任何逻辑功能。,一个,N,输入的查找表，需要,SRAM,存储,N,个输入构成的真值表，需要,2,N,个位的,SRAM,单元，所有,N,不可能很大，否则,LUT,的利用率很低。多于,N,个输入的逻辑函数分几个查找表分开实现。,Xlinx,公司的,XC4000,系列，,Spartan,系列，,Altera,公司的,FLEX10K,、,ACEX,、,APEX,、,Cyclone,系列都是采用,SRAM,查找表构成，是典型的,FPGA,器件。,Cyclone,系列是一款低成本高性价比的典型的,FPGA,器件。,Cyclone,器件主要由：逻辑阵列块,(LAB),、嵌入式存储块、,I/O,单元和,PLL,等模块构成，各模块之间存在丰富的互联线和时钟网络。,Cyclone,器件的可编程资源主要来自逻辑阵列块,LAB,，每个,LAB,都是由多个,LE(Logic,Element),逻辑单元来构成。它是基本的可编程单元。,上图,LE,主要由一个,4,输入的查找表,LUT,、进位链逻辑和一个可编程的寄存器构成。,4,输入,LUT,可完成任意,4,输入,1,输出的组合逻辑功能，进位链逻辑带进位选择，可灵活构成加法或减法逻辑。每个,LE,输出都可以连接到局部布线，行列，,LUT,链寄存器链等布线资源。,LE,中每个可编程寄存器可配置成,D,T,JK,SR,寄存器模式。都具有数据,异步数据装载，时钟，时钟使能，清零和异步置位,/,复位输入信号。在只需组合逻辑的场合可以将寄存器旁路。,LE,有,3,个输出驱动内部互连，一个,LE,中的触发器和,LUT,能够用来完成不相关的功能。,Cyclone,的,LE,可以工作在两种操作模式：普通模式；动态算术模式,普通模式下,LE,适合通用逻辑应用和组合逻辑的实现，来组,LAB,局部互连的,4,个输入将作为,4,输入,1,输出的,LUT,的输入端口，,LE,的输入信号可以作为,LE,中寄存器的异步转载信号。,动态算术模式下可以更好的实现加法器，计数器，累加器，比较器。单个,LE,内有,4,个,2,输入,LUT,，可以被配置成动态的加法,/,减法器。,LAB,结构,LAB,LAB(,逻辑阵列块,),由一系列相邻的,LE,构成，每个,LAB,包含,10LE,，,LE,进位与级联链，控制信号，,LAB,局部互连，,LUT,链和寄存器链。,LE,排列成,LAB,阵列，构成了,FPGA,丰富的编程资源。,局部互连用来在同一个,LAB,中的,LE,之间传输信号，,LUT,链用来连接,LE,的,LUT,输出和下一个,LE,的,LUT,输入，寄存器链用来连接下一个,LE,的寄存器输出和下一个,LE,的寄存器的数据输入。,LAB,中的局部互连信号可以驱动在同一个,LAB,中的,LE,，可以连接行与列互连和在同一个,LAB,中的,LE,。,相邻的,LAB,、,PLL(,锁相环,),、嵌入式,RAM,块通过直线也可以驱动一个,LAB,的局部互连。,每个,LAB,都有专用逻辑生成,LE,的控制信号，这些控制信号有：时钟，时钟使能，异步清零，同步清零，异步预置,/,装载，同步装载，加减控制，上图为这些控制信号生成的逻辑图。,动态算术模式下，,LE,快速进位选择功能由进位选择链提供，进位选择链通过冗余进位计算方式提高进位功能的速度，计算进位时，预先对进位输入,0,和,1,的两种情况都计算，然后再选择。,LE,之间也存在进位链，一个,LAB,中存在两条进位链,LE,之间除了,LAB,局部互连和进位外，还有,LUT,链、寄存器链,使用,LUT,链可以把相邻的,LE,中的,LUT,连接起来构成复杂的组合逻辑，寄存器链可以把相邻的,LE,中的寄存器连接起来，构成诸如移位寄存器的功能,Cyclone,器件中，连接,LE,，,M4K,存储块，,I/O,引脚使用,MultiTrack,多路径互连结构，这种结构采用了,DirectDrive,技术。,嵌入式存储器由数十个,M4K,的存储器块构成，每个存储块具有很强的伸缩性，可实现,4KRAM,；,200MHZ,高速性能；双端口存储器；单个双端口存储器；单端口存储器；字节使能；校验；移位寄存器；,FIFO,设计；,ROM,设计：混合时钟模式。,嵌入式存储器通过多种连线与可编程资源实现连接，可大大增强,FPG,性能，扩大,FPGA,的应用范围。,时钟复位等信号往往作用于系统中的每个时序逻辑单元，,Cyclone,器件中设置有复杂的全局时钟网络，以减少时钟信号的传输延时，,PLL(,锁相环,),用来调整时钟信号的波形频率和相位。,Cyclone,器件内部的,LVDS(,低差分串行,),接口电路,Cyclone,的,I/O,支持多种,I/O,接口，符合多种,I/O,标准，支持差分的,I/O,标准，比如,LVDS,和,RSDS(,去抖动差分信号,),，也支持普通单端的,I/O,标准，比如,LVTTL,LVCMOS,SSTL,和,PCI,等，,Cyclone,器件内的,LVDS,缓冲器可以支持最高达,640Mbps,的数据传输速度，具有更低的电磁干扰，和更低的电源功耗。,可编程逻辑器件的规模和复杂程度日益增加，,CPLD/FPGA,应用中，测试越来越重要，测试分为软测试：逻辑设计的正确性,(,功能和时延,),。硬测试：引脚连接，,I/O,功能。,对内部逻辑测试是应用设计可靠性的重要保证，需要在设计时加入用于测试的部分逻辑，即进行可测性设计,(Design For,Test,DFT,),在设计完成后用来测试关键逻辑。,器件的厂商提供一种技术，在可编程逻辑器件中嵌入某种逻辑功能模块，于,EDA,软件配合提供一种嵌入式逻辑分析仪，帮助测试工程师发现内部逻辑问题。,Altera,的,SignalTapII,技术就是代表之一。,Join Test Action Group,联合测试行动组,IEEE1149.1-1990,边界扫描测试技术规范,大多数,CPLD/FPGA,厂家的器件遵守,IEEE,规范，并为输入和输出引脚以及专用配置引脚提供边界扫描测试,(Board Scan,Test,BST,),的能力。当器件工作在,JTAG BST,模式时，使用,4,个,I/O,引脚和一个可选引脚,TRST,作为,JTAG,引脚。上表描述了这,5,个引脚的功能。设计者可用边界扫描寄存器来测试外部引脚的连接或器件运行时捕获内部数据。,Lattic,公司的,CPLD,产品主要有：,ispLSI,，,ispMACH,系列，,Lattice,首先发明,isp(In,-System,Programmblility,),下载方式。,ispLSI,系列集成度介于,1000,门到,60000,门之间，管脚延时最小达,3ns,支持在系统编程和,JTAG,边界扫描测试功能。,ispMACH,系列,CPLD,器件有,ispMACH,4000V,3.3V,电压,ispMACH,4000B,2.5V,电压,ispMACH,4000C1.8V,供电电压。,EC,和,ECP,系列是,FPGA,器件系列，,ECP,系列器件中还嵌入了,DSP,模块,行业领先地位,Altera,公司的,FPGA,器件有两类配置下载方式：主动配置方式和被动配置方式。主动配置方式由,FPGA,器件引导配置操作过程，它控制着外部存储器和初始化过程，被动配置方式则由外部计算机控制配置过程。,FPGA,正常工作时，它的配置数据存储在,SRAM,中，,SRAM,易失，每次加电配置数据必须重新下载，实验系统中一般是被动配置方式，实用系统中必须由,FPGA,主动引导配置操作过程，主动从外围专用存储芯片获得配置数据。,Altera,提供一系列专用配置器件即,EPC,型号的存储器。,Cyclone,系列器件提供了,AS,方式的配置器件，,EPCS,系列也是采用串行配置。采用串行矢量格式文件,pof,或,Jam Byte-,Code(.jbc,),等文件格式对其进行编程。,Actel,公司生产的,FPGA,广泛应用于通信领域,大规模可编程逻辑器件出现以前，设计数字系统时，把器件焊接在电路板上是设计的最后一步，系统存在问题时往往要重新设计电路图和电路板，,CPLD/FPGA,的出现改变了这一切，人们在逻辑设计时可以在设计具体电路前把,CPLD/FPGA,器件焊接在电路板上，在设计调试时可以随时改变整个电路的硬件逻辑关系，而不用改变电路板结构。这些都是得益于,CPLD/FPGA,器件的在系统下载或重新配置功能。目前常见的,CPLD/FPGA,器件的编程工艺有三种：,电可擦除编程工艺优点是信息不丢失，但编程速度慢，基于,SRAM,的编程速度快，逻辑随时可改变。但掉电信息丢失，保密性不好。,CPLD,编程,FPGA,配置可以用专用编程设备，也可以使用下载电缆。,编程信息保存在,SRAM,中，加电要重新配置,CPLD,一般用这个技术,早期的,FPGA,采用这种结构,编程工艺,Altera,的,ByteBlasterMV,、,ByteBlasterII,并行下载电缆，连接,PC,机的并行接口或者,USB,接口的,USB-Blaster,和需要编程的或配置的器件，并于,QuartusII,软件配合可以对,Altera,公司的多种,CPLD/FPGA,进行配置或编程。,ByteBlasterMV,或者,ByteBlasterII,、,USB-Blaster,下载电缆与,Altera,器件的接口一般是,10,芯的接口，连接信号如下表。,在系统编程既是系统上电正常工作时，计算机通过系统的,ISP,接口对其进行编程，器件编程后立即进入正常工作状态。,CPLD,器件的,ISP,编程连接图,ByteBlasterMV,与计算机的并口相连,MV,的意思是混合电压。它采用的是,JTAG,接口方式对器件进行在系统编程，,JTAG,接口本来是用来做边界扫描测试的，把它用做编程接口可以省去专用的编程接口，减少系统引出线。,基于,SRAM LUT,结构的,FPGA,器件，是易失器件采用的是,ICR(,在线可重配置,),电路可重配置指允许在器件已经配置好的情况下进行重新配置，以改变电路逻辑结构和功能。使用通过连接,PC,机的下载电缆可快速将下载设计文件至,FPGA,进行硬件验证。,FPGA,上电自动配置有多种方法：,EPROM,配置，专用配置器件配置，单片机控制配置，,CPLD,控制配置，,flashROM,配置。,专用配置器件通常是串行,PROM,器件，按照可编程次数分为,OTP,器件和多次可编程器件。上图为,Altera,的,EPC,器件配置,FPGA,的时序图。,配置器件的控制信号直接与,FPGA,器件的控制信号相连，所有的器件不需要任何外部智能空空感知器就可以由配置器件进行配置。,实际系统中往往希望随时能更新，但又不希望再把配置器件从电路板上取下来编程。,Altera,可重复编程配置器件,EPC2,提供在系统编程能力，,EPC2,本身由,JTAG,接口来完成，,FPGA,的配置可由,ByteBlaster,配置也可以由,EPC2,来配置，这时,ByteBlaster,端口的任务是对,EPC2,进行,ISP,方式下载,CycloneFPGA,器件可以由,EPCS,系列器件来配置,:,本章结束！,