第四章_VHDL设计初步简

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,EDA,技术,实用教程,第,4,章,VHDL设计初步,原理图输入与,VHDL,文本输入设计的区别,Graphic,is,what you draw is what you get,“ tell me what,hardware,you want and I will give it to you”,VHDL,is,what you write is what functional you get,“ tell me how your circuit should,behave,and the VHDL compiler will give you the hardware that does the job”,but,the designer can not control how the circuit implement,什么是,VHDL？,V,ery high speed integrated,H,ardware,D,escription,L,anguage (,VHDL,),是,IEEE,、,工业标准硬件描述语言,用语言的方式而非图形等方式描述硬件电路,容易修改,容易保存,特别适合于设计的电路有：,复杂组合逻辑电路，如：,译码器、编码器、加减法器、多路选择器、地址译码器.,状态机,等等.,VHDL,的功能和标准,:,VHDL,描述,输入端口,输出端口,电路的行为和功能,VHDL,有过两个标准：,IEEE Std 1076-1987 (called VHDL 1987),IEEE Std 1076-1993 (called VHDL 1993),VHDL Synthesis vs. other,HDLs,Synthesis,VHDL:,“tell me how your circuit should behave and I will give you hardware that does the job”,ABEL, PALASM, AHDL:,“tell me what hardware you want and I will give it to you”,Why using VHDL instead of Graphic,Easy to Modify,It is more powerful than Graphic,VHDL is a portable language because,is device independent,the same code can be applied to Device manufactured by Company A or Company B,【,例,4-1,】,ENTITY,mux21a,IS,PORT (,a, b :,IN BIT ;,s :,IN BIT;,y :,OUT BIT ) ;,END ENTITY,mux21a,;,ARCHITECTURE,one,OF,mux21a,IS,BEGIN,y = a,WHEN,s = 0,ELSE,b ;,END ARCHITECTURE,one ;,实体,结构体,4.1,多路选择器,VHDL,描述,图,4,-1,mux21a,实体,图,4-2 mux21a,结构体,4.1.1 2,选1多路选择器的,VHDL,描述,实体描述的是电路器件的端口构成和信号属性。,结构体描述的是电路器件的内部逻辑功能或电路结构。,WHEN_ELSE,并行语句,对照,1,对照,2,【,例,4-2,】,ENTITY mux21a IS,PORT ( a, b : IN BIT;,s : IN BIT;,y : OUT BIT );,END ENTITY mux21a;,ARCHITECTURE one OF mux21a IS,SIGNAL d,e : BIT;,BEGIN,d = a AND (NOT S) ;,e = b AND s ;,y = d OR e ;,END ARCHITECTURE one ;,【例,4-3】,. . .,ARCHITECTURE one OF mux21a IS,BEGIN,y = (a AND (NOT s),OR (b AND s) ;,END ARCHITECTURE one;,AND,、,OR,、,NOT,等布尔方程表达式,并行语句,对照,4.1.1 2,选1多路选择器的,VHDL,描述,【例,4-4】,ENTITY mux21a IS,PORT ( a, b, s: IN BIT;,y : OUT BIT );,END ENTITY mux21a;,ARCHITECTURE one OF mux21a IS,BEGIN,PROCESS (a,b,s),BEGIN,IF s = 0 THEN,y = a ; ELSE y = b ;,END IF;,END PROCESS;,END ARCHITECTURE one,;,IF_THEN_ELSE,顺序语句,对照,4.1.1 2,选1多路选择器的,VHDL,描述,图,4-3 mux21a,功能时序波形,4.1.1 2,选1多路选择器的,VHDL,描述,4.1.2 VHDL,相关语法说明,1. 实体表达,【例,4-5】,ENTITY,e_name,IS,PORT ( p_name : port_m data_type;,.,p_namei,: port_mi data_type );,END,ENTITY,e_name;,或：,【例,4-5】,ENTITY,实体名,IS,PORT (,端口名,:,端口模式 数据类型,;,.,端口名,:,端口模式 数据类型,);,END,实体名,;,关键词 不分大小写,2. 实体名,（,不能用中文或全用数字，不能以数字开头，不能应用与,EDA,工具库中已定义好的元件名,）,3.,PORT,语句和端口信号名,4. 端口模式,IN,OUT,INOUT,BUFFER,5. 数据类型,BIT,4.1.2 VHDL,相关语法说明,6. 结构体表达,【例,4-6】,ARCHITECTURE,arch_name,OF,e_name,IS,(,说明语句),BEGIN,(,功能描述语句),END,ARCHITECTURE,arch_name ；,或：,【例,4-6】,ARCHITECTURE,结构体名,OF,实体名,IS,(,说明语句),BEGIN,(,功能描述语句),END,结构体名 ；,7. 信号传输(赋值)符号和数据比较符号,对照,1,4.1.2 VHDL,相关语法说明,8. 逻辑操作符,AND、OR、NOT,(BIT/BOOLEAN/STD_LOGIC),9.,IF_THEN,条件语句,（顺序语句）,10.,WHEN_ELSE,条件信号赋值语句,（并行语句）,赋值目标 = 表达式,WHEN,赋值条件,ELSE,表达式,WHEN,赋值条件,ELSE,.,表达式 ；,11.,PROCESS,进,程语句和顺序语句,12. 文,件取名和存盘,（文件名最好与文件实体名相同）,对照,对照,对照,2,对照,4.1.2 VHDL,相关语法说明,4.1.3 VHDL,设计的基本概念和语句小节,(p76),数据类型,信号赋值符,条件比较符,延时,实体,结构体,端口定义,端口模式,逻辑操作符,IF,条件语句,并行条件语句,进程语句,顺序语句,并行语句,文件取名,文件存盘,4.2,寄存器描述及其,VHDL,语言现,象,4.2.1 D,触发器的,VHDL,描述,【例,4-7】,LIBRARY IEEE ;,USE IEEE.STD_LOGIC_1164.ALL ;,ENTITY DFF1 IS,PORT (CLK : IN STD_LOGIC ;,D : IN STD_LOGIC ;,Q : OUT STD_LOGIC );,END ;,ARCHITECTURE,bhv,OF DFF1 IS,SIGNAL Q1 : STD_LOGIC ;,-,类似于在芯片内部定义一个数据的暂存节点,BEGIN,PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK = 1,THEN Q1 = D ;,END IF;,Q = Q1 ; -,将内部的暂存数据向端口输出,END PROCESS ;,END,bhv,;,D,触发器,对照,1,对照,2,对照,3,4.2.2 D,触发器,VHDL,描述的语言现象说明,1. 标准逻辑位数据类型,STD_LOGIC,BIT,数据类型定义：,TYPE BIT IS(0,1);,STD_LOGIC,数据类型定义：,TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-);,STD_LOGIC,所定义的9种数据的含义是,：,U,表示未初始化的； ,X,表示强未知的； 0表示强逻辑0； 1表示强逻辑1； ,Z,表示高阻态； ,W,表示弱未知的； ,L,表示弱逻辑0； ,H,表示弱逻辑1； -表示忽略。,对照,1,2. 设计库和标准程序包,3.,SIGNAL,信号定义和数据对象,ARCHITECTURE,bhv,OF DFF1 IS,SIGNAL,Q1 : STD_LOGIC ; BEGIN,PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK = 1,THEN Q1 = D ;,END IF;,Q = Q1 ; END PROCESS ;,END,bhv,;,使用库和程序包的一般定义表达式是：,LIBRARY ;,USE .,ALL ;,4.2.2 D,触发器,VHDL,描述的语言现象说明,对照,2,数据对象有三类：信号、变量、常数,VHDL,中，被定义的标识符必须确定为某类数据对象，同时还必须定义为某种数据类型。,4. 上升沿检测表达式和信号属性函数,EVENT,关键词,EVENT,是信号属性，,VHDL,通过以下表达式来测定某信号的跳变边沿：,EVENT,【例,4-8】,ARCHITECTURE,bhv,OF DFF1 IS,BEGIN,PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK = 1,THEN Q b1 THEN q1 = 1 ;,ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ;,ELSE q1 = 0 ;,END IF;,END PROCESS ;,END,图,4-6,例,4-10,的电路图,不完整条件语句的出现是引入时序电路结构的必要条件和关键所在。,4.2.3,实现时序电路的,VHDL,不同表达方式,【例,4-11】,.,PROCESS (CLK),BEGIN,IF,CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0),THEN Q = D ; -,确保,CLK,的变化是一次上升沿的跳变,END IF;,END PROCESS ;,【例,4-12】,.,PROCESS (CLK),BEGIN,IF,CLK=1 AND CLKLAST_VALUE=0,-,同例,4-11,THEN Q = D ;,END IF;,END PROCESS ;,【例,4-13】,LIBRARY IEEE ;,USE IEEE.STD_LOGIC_1164.ALL ;,ENTITY DFF3 IS,PORT (CLK : IN STD_LOGIC ;,D : IN STD_LOGIC ;,Q : OUT STD_LOGIC );,END ;,ARCHITECTURE,bhv,OF DFF3 IS,SIGNAL Q1 : STD_LOGIC;,BEGIN,PROCESS (CLK),BEGIN,IF,rising_edge(CLK),- CLK,的数据类型必须是,STD_LOGIC,THEN Q1 = D ;,END IF;,Q = Q1 ;,END PROCESS ;,END ;,4.2.3,实现时序电路的,VHDL,不同表达方式,【例,4-14】,.,PROCESS,BEGIN,wait until CLK = 1 ; -,利用,wait,语句,Q = D ;,END PROCESS;,【例,4-15】,.,PROCESS (CLK),BEGIN,IF CLK = 1,THEN Q = D ; -,利用进程的启动特性产生对,CLK,的边沿检测,END IF;,END PROCESS ;,【例,4-16】,.,PROCESS (CLK，D) BEGIN,IF CLK = 1 -,电平触发型寄存器,THEN Q = D ;,END IF;,END PROCESS ;,4.2.3,实现时序电路的,VHDL,不同表达方式,图,4-7,边沿型触发器时序波形,图,4-8,电平触发型寄存器的时序波形,4.2.3,实现时序电路的,VHDL,不同表达方式,4.2.4,异步时序电路设计,【,例,4-17】,.,ARCHITECTURE,bhv,OF MULTI_DFF IS,SIGNAL Q1,Q2 : STD_LOGIC;,BEGIN,PRO1: PROCESS (CLK),BEGIN,IF CLKEVENT AND CLK=1,THEN Q1 = NOT (Q2 OR A);,END IF;,END PROCESS ;,PRO2:PROCESS (Q1),BEGIN,IF Q1EVENT AND Q1=1,THEN Q2 = D;,END IF;,QQ = Q2 ;,END PROCESS ;,图,4-9,例,4-17,综合的电路,一个时钟进程只能构成对应单一时钟信号的时序电路。故异步逻辑需多个时钟进程来构成。,复习,p70-86,预习,p86_92,，,下次实验课内容：,2,位十进制数字频率计设计（已经做完的同学可以考虑,p167_,实验与设计中的,6_2,）,设计,(,两人一组任选,1,题，上缴,gdf,和,scf,等文件,),P166_6-16-13,下次课上课地点,本楼机房,205,（影像）、,206,（电子）,4.3 1,位二进制全加器的,VHDL,设计,图,4-10,半加器,h_adder,电路图,图,4-11,全加器,f_adder,电路图,【例,4-18】,LIBRARY IEEE ;-,或门逻辑描述,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY or2a IS,PORT (a, b :IN STD_LOGIC;,c : OUT STD_LOGIC );,END ENTITY or2a；,ARCHITECTURE one OF or2a IS,BEGIN,c = a OR b ;,END ARCHITECTURE one;,【例,4-19】,LIBRARY IEEE; -,半加器描述(1),USE IEEE.STD_LOGIC_1164.ALL;,ENTITY,h_adder,IS,PORT (a, b : IN STD_LOGIC;,co, so : OUT STD_LOGIC);,END ENTITY,h_adder,;,ARCHITECTURE fh1 OF,h_adder,is,BEGIN,so = NOT(a XOR (NOT b) ;,co = a AND b ;,END ARCHITECTURE fh1;,4.3.1,半加器描述和,CASE,语句,4.3.1,半加器描述和,CASE,语句,absoco,0000,0110,1010,1101,表,4-1,半加器,h_adder,逻辑功能真值表,1.,CASE,语句,CASE,语句的一般表达式是：,CASE ,IS,When = ; . ; ；,When = ; . ; ；,.,END CASE ；,顺序,语句,【例,4-20】,LIBRARY IEEE;,-,半加器描述(2),USE IEEE.STD_LOGIC_1164.ALL;,ENTITY h_adder IS,PORT (a, b : IN STD_LOGIC;,co, so : OUT STD_LOGIC);,END ENTITY h_adder;,ARCHITECTURE fh1 OF h_adder is,SIGNAL,abc,:,STD_LOGIC_VECTOR(1 DOWNTO 0),;,BEGIN,abc, so=0; co so=1; co so=1; co so=0; co NULL ;,END CASE,;,END PROCESS;,END ARCHITECTURE fh1 ;,对照,说明,：,1,）选择值或标识符所代表的值必须在表达式的取值范围内，且选择值,只能出现,1,次,，不允许有相同选择值的条件语句出现；,2,）如果选择值不能覆盖表达式的所有取值，必须在最末一个条件句中用,OTHERS,，以免综合器插入不必要的锁存器。,OTHERS,只能出现一次，且必须作为最后一种条件取值,。,3,）,CASE,语句执行过程中,必须选中，且只能选中,所列条件语句中的一条。,4,）与,whenelse,语句比较：,whenelse,语句是并行语句，但内部按顺序执行，故允许相同条件，但前面的优先。,2.,标准逻辑矢量数据类型,STD_LOGIC_VECTOR,3.,并置操作符,以下是一些并置操作示例：,SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;,SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;,.,a = 1,0,d(1),1 ;,-,元素与元素并置，并置后的数组长度为4,.,IF a,d = 101011 THEN . -,在,IF,条件句中可以使用并置符,在使用,STD_LOGIC_VECTOR,中，必须注明其数组宽度，即位宽，如：,B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ；,或,SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4),4.3.1,半加器描述和,CASE,语句,对照,【例,4-21】,. -半加器描述(3),SIGNAL,abc,cso,:,STD_LOGIC_VECTOR,(1 DOWNTO 0 );,BEGIN,abc,= a,&,b ; co = cso(1) ; so ,cso,cso,cso,cso,ain，b,=bin，co=d，so=e);,u2 : h_adder,PORT MAP(a=e， b=,cin,， co=f，so=sum);,u3 : or2a,PORT MAP(a=d， b=f， c=,cout,);,END ARCHITECTURE fd1;,对照,4.3.2,全加器描述和例化语句,由两部分组成，,第一部分是,将一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出,调用声明,，它的最简表达式如下所示：,COMPONENT,元件名,PORT (,端口名表) ；,END,COMPONENT,文件名 ；,第二部分是,待用元件与当前设计实体(顶层文件)中元件间及端口的,连接说明,。语句的表达式如下：,例化名 : 元件名,PORT MAP( ,端口名 = 连接端口名,.);,指待调用,元件的,指顶层,元件的,对照,必须有,/,似插座名,待调用,元件名,4.3.3 VHDL,设计基本概念和语言现象小节,（,p92,）,数据类型,数据对象,信号属性,时钟检测,VHDL,库,程序包,时序电路,异步时序,真值表表达,标准逻辑矢量,并置操作符,元件例化,VHDL,设计流程 ：,V-S-F-P,V,HDL,Entry,Use any Text Editor,to input your design,S,ynthesis,Use any VHDL,Compiler to convert,your language design,to Gate level with,optimization in term,of Speed / Area,F,itting,Architecture Synthesis,To map the logic,to,Altera,Device Architecture,e.g. LUT, Carry/Cascade Chain,EAB.(further logic optimization),P,rogra,.,Down,Load,Configure/Programming the,Altera,Device,and do on board debugging,prototyping or production,STEP1：,建立,工作库文件夹,STEP2：,输入设计项目,原理图/,VHDL,文本代码,STEP3：,存盘，注意,原理图/文本取名,STEP4：,将设计项,目设置成,Project,STEP5：,选,择目标器件,STEP11：,硬件测试,STEP9：,引脚,锁定并编译,STEP8：,仿真测,试和波形分析,STEP7：,建立仿,真波形文件,STEP6：,启动编译,STEP10：,编程,下载/配置,VHDL,文本输入设计流程,4.4 VHDL,文本输入设计方法初步,为设计,MUX,新建一个文,件夹作工作库,文件夹名取为,My_prjct,注意，不可,用中文！,4.4.1,编辑输入并保存,VHDL,源文件,新建一个设,计文件,使用文本输入方,法设计，必须选择,打开文本编辑器,图,4-12,建立文本编辑器对话框,图,4-13,在文本编辑窗中输入,VHDL,文件并存盘,文本编辑窗,用键盘输入设计,文件：多路选择器,存盘文件名必须,取为：,mux21a.vhd,注意，要存在,自己建立的,文件夹中,文件存盘后，,关键词将改变,颜色！否则文,件名一定有错！,4.4.2,将当前设计设定为工程和选定目标器件,图,4-14,设定当前文件为工程,首先点击这里,然后选择此项，,将当前的文本,设计文件设置成,工程,最后注意此路,径指向的改变,注意，此路径指,向当前的工程！,首先选择这里,器件系列选择窗，,选择,ACEX1K,系列,根据实验板上的,目标器件型号选,择，如选,EP1K100,注意，首先消去这,里的勾，以便使所,有速度级别的器件,都能显示出来,选择编译器,编译窗,4.4.3,选择,VHDL,文本编译版本号和排错,图,4-15,设定,VHDL,编译版本号,选择此项,选择,VHDL1993,项,选择此项,消去这里的勾,编译出错！,4.4.3,选择,VHDL,文本编译版本号和排错,图,4-16,确定设计文件中的错误,打开错误提示窗,错误所在,错误所在,改正错误,完成编译！,首先选择此项，,为仿真测试新,建一个文件,4.4.4,时序仿真,选择波形,编辑器文件,从,SNF,文件中,输入设计文件,的信号节点,点击“,LIST”,SNF,文件中,的信号节点,用此键选择左,窗,中需要的信,号进入右窗,最后点击“,OK”,消去这里的勾，,以便方便设置,输入电平,在,Options,菜单中消去网格对齐,Snap to Grid,的选择(消去对勾),选择,End Time,调整仿真时间,区域。,选择65微秒,比较合适,用此键改变仿真,区域坐标到合适,位置。,先点击,b，,将,其点为黑色,然后先点击此处,将弹出时钟周期,设置窗,设置输入信号,b,的周期为800,ns,设置输入信号,a,的周期为2,us,仿真波形,文件存盘,！,选择仿真器,运行仿真器,4.4.4,时序仿真,图,4-17 mux21a,仿真波形,引脚锁定,可选择键8作为多,路选择器的输入“,s”,选择实验电路结构图6,可选择输出“,y”,的信号从扬,声器输出,信号,a,和,b,输入,两个不同频率,的时钟信号,键8的引脚名,作为“,s”,信号,键8的引脚名,对应的引脚号,选择实验板上,插有的目标器件,扬声器引脚号,为：99,信号,b,由,“,clock0”,输入,时钟信号，,引脚号为：,126,信号,a,由,“,clock5”,输入,时钟信号，,引脚号为：,56,注意，对于,GWAK30+,板，,时钟引脚必须查阅以下,“时钟了解表1”,引脚对应情况,实验板位置 多路选择器信号 通用目标器件引脚名 目标器件,EP1K30TC144,引脚号,1、键8：,s,PIO13 27,2、扬声器,y,SPEAKER 99,3、时钟输入信号,b,CLOCK0 126,4、时钟输入信号,a,CLOCK5 56,选择引脚,锁定选项,引脚窗,此处输入,信号名,此处输入,引脚名,按键,“,ADD”,即可,注意引脚属性,错误引脚名将,无正确属性！,再编译一次，,将引脚信息,进去,选择编程器，,准备将设计,好的半加器,文件下载到目,器件中去,编程窗,在编程窗打开,的情况下选择,下载方式设置,选择此项下,载方式,下载（配置）,成功！,4.4.5,硬件测试,选择电路,模式为“6”,模式选择键,“,s”,为高,电平,注意时钟,频率选择,CLOCK5：a,频率选择,1024,Hz,CLOCK0：b,频率选择,256,Hz,实 验,实验,4-1,简单组合电路的设计,(1) 实验目的：,熟悉,Max+plus,的,VHDL,文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。,(2) 实验内容1：,首先按照,4.4,节给出的步骤，利用,MAX+plus,完成2选1多路选择器的文本编辑输入(,mux21a.vhd),和仿真测试等步骤，给出图,4-17,所示的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。,实 验,实验,4-1,简单组合电路的设计,(3 )实验内容2：,将5.4节的多路选择器看成是一个元件,mux21a，,利用元件例化语句描述图5-20，并将此文件放在同一目录,E:,muxfile,中。以下是参考程序：,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY MUXK IS,PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC;,outy,: OUT STD_LOGIC );,END ENTITY MUXK;,ARCHITECTURE BHV OF MUXK IS,COMPONENT MUX21A,PORT ( a，b，s : IN STD_LOGIC;,y : OUT STD_LOGIC);,END COMPONENT ；,SIGNAL,tmp,: STD_LOGIC;,BEGIN,u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=,tmp,);,u2 : MUX21A PORT MAP(a=a1，b=,tmp，s,=s1，y=,outy,);,END ARCHITECTURE BHV ;,实 验,实验,4-1,简单组合电路的设计,按照5.4节的步骤对上例分别进行编译、综合、仿真。并对其仿真波形(图5-23)作出分析说明。,图5-23 仿真波形,实 验,实验,4-1,简单组合电路的设计,(4) 实验内容3：,引脚锁定以及硬件下载测试。若目标器件是,EPF10K10，,建议选实验电路模式5(附图1-7)，用键1(,PIO0，,引脚号为5)控制,s0；,用键2(,PIO1，,引脚号为6)控制,s1；a3、a2,和,a1,分别接,clock5(,引脚号为83)、,clock0(,引脚号为2)和,clock2(,引脚号为43)；输出信号,outy,仍接扬声器,spker,(,引脚号为3)。通过短路帽选择,clock0,接256,Hz,信号，,clock5,接1024,Hz，clock2,接8,Hz,信号。引脚锁定窗如图5-24所示。最后进行编译、下载和硬件测试实验,。,实 验,实验,4-1,简单组合电路的设计,图5-24 实验5-1引脚锁定,实 验,实验,4-1,简单组合电路的设计,(5) 实验报告：,根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。,(6) 附加内容：,根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。,首先用,Max+plus,完成本章第3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。,(7) 实验习题：,以此1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件，并讨论此加法器的电路特性。,实 验,实验,4-2,简单时序电路的设计,(1) 实验目的：,熟悉,MAX+plus,的,VHDL,文本设计过程，学习简单时序电路的设计、仿真和硬件测试。,(2) 实验内容1：,根据实验5-1的步骤和要求，设计触发器(使用例5-9)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。,(3) 实验内容2：,根据实验5-1的步骤和要求，设计锁存器(使用例5-18)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。,(4) 实验报告：,分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点，给出实验报告。,(5) 实验思考题：,用例5-9中的时钟边沿检测表述，如何获得电平触发型锁存器？,