电子设计自动化 第四章

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,MAX+plusII,使用简介,设计输入,设计处理,设计校验,器件编程,引脚设定,*,.,gdf,图形设计文件,*,.,tdf,AHDL,设计文件,*,.,vhd,VHDL,设计文件,*,.v,Verilog,HDL,设计文件,*,.,wdf,波形设计文件,*,.,edf,EDIF,输入文件,*,.,sch,OrCAD,图表文件,*,.,adf,Altera,设计文件,支持的输入文件,一、设计输入,1,、原理图设计输入,1,） 调用元器件（,元件库,）,prim,：基本的门电路图元符号,mega_lpm,:,大规模器件的宏单元符号,mf,：主要是,74,系列器件图元符号,edif,：,74,系列集电极开路器件图元,2,） 连接元器件（,直线连接法,+,命名法,）,提供橡皮筋功能连接（,Rubberbanding,），当移动选中符号时，其连接的连线随符号一起移动。,3,） 建立输入和输出引脚,2,、文本输入,1,）文本文件的建立,文本文件的扩展名选择应对应。,文件名与,VHDL,文件的设计实体名,保持一致。,2,）文本文件的编辑,设计者一定要注意到字体的提醒作用：,关键词为蓝色，双引号内为绿色，其余为黑色。,3,）文本文件的检查,为了保证输入的,VHDL,文件的正确性，应检查文件的句法错误。,结构体模块,实体模块,库模块,进程模块,波形输入,二、设计处理,编译网表提取,数据库建立,逻辑综合,逻辑划分,分配,定时模拟网表,装配,1,）编译网表提取,Compiler,Netlist,Extractor,：,从项目文件中提取对应的二进制网表文件*,.,cnf,，产生它们之间的互连文件*,.,hif,，描述项目所有文件之间的连接关系。,检查每个文件是否有重复的节点名、是否缺输入或输出引脚、是否有输出并联等错误。,2,）数据库建立,Database Builder,：,将*,.,cnf,和*,.,hif,（层次互连文件）连接起来，将整个设计转变成一个完全平面化的设计数据库。,检查整个设计中的逻辑完整性和一致性，检查边界连接关系及句法等。,3,）逻辑综合,Logic Synthesize,：,对数据库中的数据进行整理，计算每个到库器件输入端的布尔方程，并整理成乘积项之和的形式，化简，合并多余的乘积项。,4,）逻辑划分,Partitioner,：,设计规模太大，无法用一个器件实现时，,MAX+plusII,系统将划分逻辑，由多个器件实现。,5,）分配,Fitter,：,对数据库中的数据进行整理，计算每个到库器件输入端的布尔方程，并整理成乘积项之和的形式，化简，合并多余的乘积项。,6,）定时模拟网表,Timing SNF Extractor,：,产生*,.,snf,文件，文件内包含的逻辑信息和时间信息，提供仿真和定时分析使用。,7,）装配,Assembler,：,将分配以后的数据转化为对应的编程数据，并以二进制可编程目标文件*,.,pof,的形式存放。,排错（语法错误）,常见,VHDL,文本输入检查错误排错,执行编译,*,.,cnf,编译器网表文件,（设计文件的逻辑数据和连通性数据）,*,.rpt,报告文件,（器件的管脚图,资源使用情况 时序仿真 查看逻辑,时序关系,有无毛刺 ）,*,.,snf,仿真网表文件,（用于仿真和定时分析）,*,.,pof,编程器目标文件,（用于器件的编程）,*,.,hif,层次互连文件（用于记录项目中各个设计文件之间的层次关系信息）,*,.fit,适配文件（用于记录管脚、隐藏的逻辑单元和器件的分配情况 ）,*,.,mmf,MAX+plusII,信息文件（显示和定位当前项目中的错误信息）,*,.,vho,VHDL,输出文件,*,.,vo,Veilog,HDL,输出文件,执行编译生成文件还有：,*,.rpt,文件,*,.,snf,文件,*,.,pof,文件,三、设计校验,1,、,仿真分析,检查逻辑功能是否满足设计要求？,2,、,定时分析,检查设计的内部定时及器件的最高工作频率是否符合设计要求？,设计项目编译完成后，能否实现设计者期望完成的逻辑功能，仍需要进一步校验。,1,）打开波形图编辑窗口,2,）从,SNF,文件中提取节点信息,3,）波形图文件存盘,4,）改变栅格尺寸和结束时间,5,）输入信号赋值,6,）仿真分析,1,、,仿真分析的步骤,从项目管理器中打开,Waveform Editor,改变栅格尺寸和结束时间,设置低电平,设置高电平,设置不定状态,设置为高阻状态,逻辑取反操作,设置时钟信号,设置周期信号,设置组群信号或总线信号,输入信号赋值,仿真分析,时序仿真,*,.,snf,仿真网表文件只提供输入输出端口及其内部信号的引入，波形并不会自动画出。,输入端口波形需要设计者根据可能的逻辑输入自行设计，输出端口波形由仿真器根据程序和输入端口设置的数据运行而得。,仿真文件的说明：,2,、定时分析,延迟时间分析,寄存器性能分析,建立和保持时间分析,延迟时间分析,寄存器性能分析,建立和保持时间分析,四、器件选择与引脚锁定,器件引脚的指定,器件焊盘的指定,五、器件编程,设置编程硬件,运行编程器,常用的有,BitBlaster,串行下载硬件设置和,ByteBlaster,（,MV,）并行下载硬件设置。,硬件设置对话框,