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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,20,章 门电路和组合逻辑电路,20.1 脉冲信号,20.,2,基本门电路及其组合,20.,3 TTL,门电路,20.,4,CMOS,门电路,20.,5,逻辑代数,20.,6,组合逻辑电路的分析和设计,20.,7,加法器,20.,8,编码器,20.,9,译码器和数字显示,20.1,0,数据分配器及数据选择器,1.,掌握基本门电路的逻辑功能、逻辑符号、真值表和逻辑表达式。了解,TTL,门电路、,CMOS,门电路的特点。,3.,会分析和设计简单的组合逻辑电路。,理解加法器、编码器、译码器等常用组合逻辑,电路的工作原理和功能。,5.,学会数字集成电路的使用方法。,本章要求,掌握用逻辑代数的基本运算法则和卡诺图化简,逻辑函数的方法。,20.1 脉冲信号,20.1.1 电子电路中的信号,模拟信号,数字信号（脉冲信号）,时间上连续变化的,时间和幅度都是跳变的,处理此类信号的电路,模拟电路,处理此类信号的电路,数字电路,特点：,注重电路的输出与输,入的大小、相位关系,特点,：,注重电路的输出与输入的逻辑关系,返回目录,20.1.2 脉冲信号的波形及参数,脉冲是一种,跃变,信号,并且,持续时间短暂,矩形波,尖顶波,返回目录,实际矩形波的特征,脉冲幅度,信号变化的最大值,0.9,A,0.1,A,t,f,脉冲上升沿,t,r,0.5,A,t,p,脉冲下降沿,脉冲宽度,返回目录,正脉冲,负脉冲,脉冲信号变化后的电平值比初始电平值高,脉冲信号变化后的电平值比初始电平值低,返回目录,20.1.3 脉冲信号的逻辑状态,脉冲信号的状态,高电平,用1 表示,低电平,用0 表示,返回目录,20.2 基本门电路及其组合,U,i,U,o,K,U,cc,R,K,开,输出高电平,K,闭,输出低电平,输入信号控制开关状态,可用二极管和三极管代替,返回目录,20.2,.1,晶体管的开关作用,R,1.,二极管的开关特性,导通,截止,相当于,开关断开,相当于,开关闭合,S,3V,0V,S,R,R,D,3V,0V,20.2 基本门电路及其组合,20.2,.1,晶体管的开关作用,2.,三极管的开关特性,饱和,截止,3V,0V,u,O,0,相当于,开关断开,相当于,开关闭合,u,O,U,CC,+,U,CC,u,i,R,B,R,C,u,O,T,u,O,+,U,CC,R,C,E,C,u,O,+,U,CC,R,C,E,C,3V,0V,例：,如图所示电路中，,当输入电压,分别为,和,时，,试问晶体管,处于何种工作状态？,返回目录,解：,当,时，,晶体管已处于深度饱和状态。,晶体管临界饱和时的基极电流,当,时，,晶体管处于放大状态,晶体管可靠截止。,当,时，,返回目录,20.,2,.,2,门电路的基本概念,门,不满足条件的,电信号,能够通过,“门”,不能够通过,“门”,满足条件的,电信号,就是一种,开关,用电路做成这种开关,称为,“,门电路,”,结论:,门电路输入信号与输出信号之间存在一定的逻辑关系,返回目录,门电路,门电路的输入和输出信号都是用,电位,（或叫,电平,）高低表示,负逻辑,正逻辑,高电平用,“1”,表示,低电平用,“0”,表示,高电平用,“0”,表示,低电平用,“1”,表示,输入,信号,输出,信号,返回目录,1,.,“与”门（ “与”逻辑）,A、B、C,都满足一定条件时，事件,Y,才发生。,E,Y,A,B,C,YA,BC,灯,Y,亮的条件,：,A,“,与”,B,“,与”,C,同时接通,A,1、,B,1、,C,1,Y,1,A,、,B,、,C,有一个为0,Y,0,逻辑乘 逻辑与,返回目录,2,.,“或”门（ “或”逻辑）,A、B、C,只要有一个满足条件时,事件,Y,就发生.,A,E,Y,B,C,灯,Y,亮的条件,：,A,“,或”,B,“,或”,C,只要有一个接通,A,1“,或”,B,1“,或”,C,1,Y,1,A,、,B,、,C,都为0,Y,0,Y,=,A,+,B,+,C,逻辑加 逻辑或,返回目录,3,.,“非”门（ “非”逻辑）,A,满足条件时，事件,Y,不发生,A,不满足条件时，事件,Y,发生,A,E,Y,R,灯,Y,亮的条件：,A,不接通,A,0,Y,1,A,1,Y,0,灯,Y,不亮的条件：,A,接通,逻辑非,返回目录,1.,二极管“与” 门电路,（,1,）,电路,（,2,）工作原理,输入,A,、,B,、,C,全为高电平“,1”,，,输出,Y,为“,1”,。,输入,A,、,B,、,C,不全为“,1”,，,输出,Y,为“,0”,。,0V,0V,0V,0V,0V,3V,+,U,12V,R,D,A,D,C,A,B,Y,D,B,C,3V,3V,3V,0V,0,0,0,0,0,0,1,0,1,0,1,0,1,1,0,0,1,0,0,0,0,1,1,0,0,1,0,0,1,1,1,1,A,B,Y,C,“,与” 门逻辑状态表,0V,3V,20.,2,.,3,分立元件基本逻辑门电路,（,3,）,逻辑关系：,“,与”,逻辑,即：有,“,0”,出,“,0”,，,全,“,1”,出,“,1”,Y=A B C,（,4,）逻辑表达式：,（,5,）逻辑符号：,&,A,B,Y,C,0,0,0,0,0,0,1,0,1,0,1,0,1,1,0,0,1,0,0,0,0,1,1,0,0,1,0,0,1,1,1,1,A,B,Y,C,“,与” 门逻辑状态表,2.,二极管“或” 门电路,（,1,）,电路,0V,0V,0V,0V,0V,3V,3V,3V,3V,0V,0,0,0,0,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,0,1,1,1,0,1,0,1,1,1,1,1,A,B,Y,C,“,或” 门逻辑状态表,3V,3V,-,U,12V,R,D,A,D,C,A,B,Y,D,B,C,（,2,）,工作原理,输入,A,、,B,、,C,全为低电平“,0”,，,输出,Y,为“,0”,。,输入,A,、,B,、,C,有一个为“,1”,，,输出,Y,为“,1”,。,（,3,）,逻辑关系,：,“,或”,逻辑,即：有,“,1”,出,“,1”,，,全,“,0”,出,“,0”,Y=A+B+C,（,4,）逻辑表达式：,（,5,）逻辑符号：,A,B,Y,C,1,0,0,0,0,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,0,1,1,1,0,1,0,1,1,1,1,1,A,B,Y,C,“,或” 门逻辑状态表,3.,三极管“非” 门电路,+U,CC,-U,BB,A,R,K,R,B,R,C,Y,T,1,0,截止,饱和,（,3,）,逻辑表达式：,Y,=,A,“0”,1,0,“,1,”,（,1,）,电路,“0”,“1”,A,Y,“,非” 门逻辑状态表,（,2,）逻辑符号,1,A,Y,基本门电路,“,非,”,门电路,“,或,”,门电路,“,与,”,门电路,不同组合,组合电路,D,Y,+12V,+3V,D,A,D,B,A,B,+12V,D,C,C,R,K,R,B,R,R,C,与门,非门,与非门,返回目录,20.,2,.,4,基本逻辑门电路的组合,1. “,与非” 门电路,有,“,0”,出,“,1,”,，全,“,1”,出,“,0”,“,与”门,&,A,B,C,Y,&,A,B,C,“,与非”门,0,0,0,1,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,0,1,1,1,0,1,0,1,1,1,1,0,A,B,Y,C,“,与非” 门逻辑状态表,Y=A B C,逻辑表达式：,1,Y,“,非”门,2. “,或非” 门电路,有,“,1”,出,“,0,”,，全,“,0”,出,“,1”,1,Y,“,非”门,0,0,0,1,0,0,1,0,1,0,1,0,1,1,0,0,1,0,0,0,0,1,1,0,0,1,0,0,1,1,1,0,A,B,Y,C,“,或非” 门逻辑状态表,“,或”门,A,B,C,1,“,或非”门,Y,A,B,C,1,Y=A+B+C,逻辑表达式：,3. “,与或非” 门电路,Y=AB+CD,逻辑表达式：,“,与或非”门,Y,A,B,C,D,1,&,0,0,0,1,B,C,Y,D,“,与或非” 门逻辑状态表,A,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,0,1,1,0,0,1,1,1,0,1,0,1,1,0,1,1,0,1,1,0,0,1,0,1,0,1,1,0,1,1,0,1,0,1,1,1,0,0,1,0,0,0,1,1,0,1,0,1,1,1,0,0,1,1,1,1,0,1,1,Y,“,非”门,1,“,或”门,“,与”门,&,C,D,&,A,B,4. “,异或” 门电路,入,“同,”,出,“,0,”,，入,“异,”,出,“,1”,0,0,0,A,B,Y,“,异或” 门逻辑状态表,0,1,1,1,0,1,1,1,0,逻辑表达式：,Y=AB+AB,&,&,&,&,B,A,Y,Y,3,Y,2,Y,1,1,A,B,Y,“,异或” 门,+,=A B,5. “,同或” 门电路,入,“异,”,出,“,0,”,，入,“同,”,出,“,1”,0,0,1,A,B,Y,“,同或” 门逻辑状态表,0,1,0,1,0,0,1,1,1,A,B,Y,“,同或” 门,B,A,Y,Y,3,Y,2,Y,1,1,1,1,1,逻辑表达式：,Y=AB+AB,=A B,例：根据输入波形画出输出波形,A,B,Y,1,&,A,B,Y,1,1,A,B,Y,2,Y,2,输入级,中间级,输出级,20.3.1 TTL,“,与非,”,门电路,1.,电路,T,5,Y,R,3,R,5,A,B,C,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,E,2,E,3,E,1,B,等效电路,C,多发射极三极管,20.3,TTL,门电路,T,5,Y,R,3,R,5,A,B,C,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,1V,T,2,、,T,5,截止,负载电流（拉电流）,(1),输入端有任一低电平“,0”(0.3V),(0.3V),“1”,“0”,输入有低,“,0”,输出为高,“,1”,流过,E,结的电流为正向电流,V,Y,5-0.7-0.7,=3.6V,5V,2.,工作原理,T,5,Y,R,3,R,5,A,B,C,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,“1”,(3.6V),(2),输入全为高电平“,1”(3.6V),时,2.,工作原理,4.3V,T,2,、,T,5,饱和导通,钳位,2.1V,E,结反偏,截止,“0”,(0.3V),负载电流（灌电流）,输入全高,“,1”,输出为低,“,0”,1V,有“,0”,出“,1”,全“,1”,出“,0”,“,与非”逻辑关系,0,0,0,1,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,0,1,1,1,0,1,0,1,1,1,1,0,A,B,Y,C,“,与非” 门逻辑状态表,Y=A B C,逻辑表达式：,Y,&,A,B,C,“,与非”门,电压传输特性：,输出电压,U,O,与输入电压,U,i,的关系。,C,D,E,3. TTL“,与非”门电压传输特性,电压传输特性,测试电路,0,1,2,3,1,2,3,4,U,i,/V,U,O,/V,&,+5V,U,i,U,o,V,V,A,B,(1),输出高电平电压,U,OH,和输出低电平电压,U,OL,输出高电平电压,U,OH,对应于,AB,段输出电压,输出低电平电压,U,OL,对应于,DE,段输出电压,通用,TTL,“,与非,”,门,典型值,返回目录,4. TTL“,与非”门参数,(2),噪声容限电压,低电平噪声容限电压,U,NL,在保证输出的高电平电压不低于额定值90的条件下所容许叠加在输入低电平上的最大噪声（或干扰）电压。,是在保证条件下所容许的最大输入低电平电压,返回目录,(2),噪声容限电压,高电平噪声容限电压,U,NH,在保证输出的低电平电压的条件下所容许叠加在输入高电平（极性和输入信号相反）的最大噪声（干扰）电压,在上述保证条件下所容的最小输入高电平电压,返回目录,例如：,设,TTL,“,与非,”,门的数据为,则：,返回目录,(3),扇出系数,N,O,指一个,“,与非,”,门能带同类门的最大数目，表示带负载能力,对,TTL,“,与非,”,门,如何计算,N,O,返回目录,前后级之间的电流关系,&,前级,&,后级,前级输出高电平,前级流出电流,I,OH,（,拉电流）,输入高电平电流,I,iH,返回目录,前后级之间的电流关系,&,前级,&,后级,前级输出低电平,流入前级电流,I,OL,（,灌电流）,输入低电平电流,I,iL,返回目录,关于电流的技术参数,返回目录,前级输出为高电平时,I,OH,I,iH1,I,iH3,I,iH2,I,iHN,输出高电平时，流出前级的电流（拉电流）：,前级输出,高电平,返回目录,前级输出为低电平时,I,OL,I,iL1,I,iL3,I,iL2,I,iLN,输出低电平时，流入前级的电流（灌电流）：,前级输出,低电平,返回目录,(4),平均传输延迟时间,t,u,i,o,t,u,o,o,50%,50%,t,pd1,t,pd2,平均传输延迟时间,注意,：,此值愈小愈好,上升延迟时间,下降延迟时间,返回目录,5.,两种实际的,TTL,与非门芯片,CT74LS20(4,输入2门),CT74LS00(2,输入4门),返回目录,20.3.2,三态输出“与非”门,当控制端为高电平,“,1”,时，实现正常的“与非”逻辑关系,Y,=,AB,“1”,控制端,D,E,1.,电路,T,5,Y,R,3,R,5,A,B,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,截止,20.3.2,三态输出“与非”门,“0”,控制端,D,E,T,5,Y,R,3,R,5,A,B,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,1.,电路,导通,1V,1V,截止,截止,当控制端为低电平,“,0”,时，输出,Y,处于开路状态，也称为高阻状态。,&,Y,E,B,A,逻辑符号,E,N, ,0,高阻,0,0,1,1,0,1,1 1,1,0,1 1,1,1,1 0,表示任意态,20.3.2,三态输出“与非”门,三态输出“与非”状态表,A,B,E,Y,输出高阻,功能表,三态门应用：,可实现用,一条,总线分时传送几个不同的数据或控制信号。,“1”,“0”,“0”,如图所示：,总线,&,A,1,B,1,E,1,&,A,2,B,2,E,2,&,A,3,B,3,E,3,A,1,B,1,E,N,E,N,E,N,20.4 CMOS,门电路,1.CMOS“,非”,门电路,D,S,G,S,D,G,+,U,DD,A,Y,T,1,T,2,PMOS,管,NMOS,管,CMOS,管,负载管,驱动管,(,互补对称管,),Y= A,工作原理,A,0,U,DD,S,T,2,D,T,1,Y,S,D,截止,导通,输出,Y,1,返回目录,工作原理,A,1,U,DD,S,T,2,D,T,1,Y,S,D,导通,截止,输出,Y,0,返回目录,2.,CMOS,“,与非,”,门电路,U,DD,T,3,T,2,A,Y,T,1,B,T,4,N,沟道增强型管,两管串联,驱动管,P,沟道增强型管,两管并联,负载管,返回目录,A,1,U,DD,T,3,T,2,Y,T,1,T,4,B,1,导通,电阻很低,截止,电阻很高,0,2.,CMOS,“,与非,”,门电路,返回目录,A,0,U,DD,T,3,T,2,Y,T,1,T,4,B,1,截止,电阻很高,导通,电阻很低,1,2.,CMOS,“,与非,”,门电路,返回目录,3.,CMOS,“,或非,”,门电路,U,DD,T,3,T,2,A,T,1,T,4,B,N,沟道增强型管,两管并联,驱动管,P,沟道增强型管,两管串联,负载管,返回目录,U,DD,T,3,T,2,T,1,T,4,A,0,B,0,截止,导通,Y,1,3.,CMOS,“,或非,”,门电路,返回目录,U,DD,T,3,T,2,T,1,T,4,A,0,B,1,导通,截止,Y,0,3.,CMOS,“,或非,”,门电路,返回目录,4.CMOS,传输,门电路,U,DD,u,i,T,1,T,2,C,C,u,O,控制极,控制极,（,1,）电路,（,2,）工作原理,设：,10V,0V,可见,u,i,在,010V,连续变化时，至少有一个管子导通，传输门打开，（相当于开关接通）,u,i,可传输到输出端，即,u,O,=,u,i,，所以,CMOS,传输门可以传输模拟信号，也称为,模拟开关,。,（,07V,）,导通,（,310V,）,导通,(G),(G),(S),(S),(D),(D),U,DD,u,i,T,1,T,2,C,C,u,O,控制极,控制极,0V,10V,可见,u,i,在,010V,连续变化时，两管子均截止，传输门关断，（相当于开关断开）,u,i,不能传输到输出端。,（,010V,）,截止,截止,结论：,C,=“1”(,C,=“0”),时传输门开通。,C,=“0”(,C,=“1”),时传输门关断。,（,2,）工作原理,设：,4.CMOS,传输,门电路,TG,u,i,u,O,C,C,逻辑符号,开关电路,TG,u,i,u,o,C,C,1,“1”,开通,TG,u,i,u,o,C,C,1,“0”,关断,4.CMOS,传输,门电路,CMOS,电路优点,(1),静态功耗低（每门只有,0.01mW, TTL,每门,10mW),(2),抗干扰能力强,(3),扇出系数大,(4),允许电源电压范围宽,( 3 18V ),TTL,电路优点,(1),速度快,(2),抗干扰能力强,(3),带负载能力强,20.,5,逻辑代数,20.,5,.1 逻辑代数运算法则,在逻辑代数中，用,“,1,”,、,“,0,”,表示两种对立的逻辑状态。,普通代数表示,数量关系,逻辑代数表示,逻辑关系,逻辑代数中基本运算,逻辑乘（,“,与,”,运算）,逻辑加（,“,或,”,运算）,求 反（,“,非,”,运算）,返回目录,0 0=0 1=1 0=0,1 1=1,0+0=0,0+1=1+0=1+1=1,由三种基本的逻辑运算关系,得以下运算结论,返回目录,1.,基本运算法则,1.,A, 0 =0 ,A,=0,2.,A, 1=1,A,=,A,0,A,3.,A A=A,1,A,A,A,4.,A,A,5.,A,+0=,A,0,A,返回目录,1,A,7.,A,+,A,=,A,6.,A,+1=1,8.,A,A,A,9.,返回目录,普通代数能否写成这种形式？,交换律,结合律,分配律,10.,A,+,B,=,B,+,A,11.,A,B,=,B,A,13.,A,+,B,+,C,=,A,+ (,B,+,C,) =(,A,+,B,)+,C,12.,ABC,=(,AB,),C,=,A,(,BC,),14.,A,(,B,+,C,)=,AB,+,AC,15.,A,+,BC,=(,A,+,B,)(,A,+,C,),2.,运算规律,返回目录,16.,A,（,A,+,B,）=,A,证明：,A,（,A+B,）,=AA,ABA,AB A,（1,B,）,A,吸收律,17.,18.,19.,证明：,20.,返回目录,反演律（摩根定律）,21.,22.,证明：,23.,返回目录,A,B,0,0,0,1,1,0,1,1,1,1,1,0,0,1,0,0,1,1,1,1,1,1,0,0,1,1,0,0,0,0,0,0,20.,5,.2 逻辑函数,逻辑函数,Y,（,A,、,B、C,）,A、B、C,是,输入变量,，,Y,是,输出变量,。,字母上无反号的叫,原变量,，有反号的叫,反变量,。,任何一件具体事物的因果关系都可以用一个逻辑函数描述,逻辑函数常用,等方法描述,逻辑状态表 逻辑式 逻辑图 卡诺图,返回目录,举重裁判电路,B,C,A,Y,主裁判控制按钮,副裁判控制按钮,只有当主裁判按下按钮,A,，,同时至少有一名副裁判按下按钮,B,或,C,时，指示灯,Y,才会亮。,指示灯,Y,的状态是按钮,A、B、C,状态的函数,A,1、,B,1、,C,1,表示三个按钮按下的状态，,A,0、,B,0、,C,0,表示三个按钮没有按下的状态，,Y,1,指示灯亮，,Y,0,表示指示灯不亮。,Y,（,A、B、C,）,返回目录,20.,5,.,3,逻辑函数的表示方法,1.,逻辑状态（真值）表,以表格的形式表示输入、输出变量的逻辑状态关系,举重裁判电路的逻辑状态表,输入,输出,Y,A B C,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,0,0,0,0,1,1,1,2.,逻辑函数式,用 “与”,、,“或”,、,“非”,等逻辑运算的组合式，表示逻辑函数的输入与输出的关系的逻辑状态关系。,B,C,A,Y,举重裁判电路的逻辑函数式,Y,A,（,B,+,C,）,返回目录,3.,逻辑图,用,“,与,”,、,“,或,”,、,“,非,”,等相应的逻辑符号表示函数关系,Y,A,（,B,+,C,）,或门，实现,Y,1,B,+,C,&,A,B,C,Y,Y,1,与门，实现,Y,Y,1,A,返回目录,4.,卡诺图,在,n,变量逻辑函数中，若,m,为包含,n,个因子的乘积项，而且这,n,个变量均以原变量或反变量的形式在,m,中出现一次，称,m,为该组变量的最小项。,例如：,A、B、C,三变量的最小项有,共8个最小项（2,3,个）,n,个,变量,共有 个最小项,最小项,返回目录,若两个最小项只有一个变量以原、反区别，,称它们,逻辑相邻,。,如,只有,C,变量以原、反区别，具有相邻性,逻辑相邻的项可以合并，消去一个因子。,最小项有如下重要性质 ：,1. 任何一个最小项都有且只有一组变量的取值使之为1,2. 任意两个最小项的乘积为0,3. 全体最小项之和为1,4. 具有相邻性的两个最小项之和可以合并成一项并消去一个因子,返回目录,卡诺图,卡诺图,卡诺图的每一个方块（最小项）代表一种输入组合，并且把对应的输入组合注明在阵列图的左方和上方。,是与变量的最小项对应的按一定规则排列的方格图，每一个小方格填入一个最小项。,返回目录,单元编号0010,填入,ABCD,0100,函数值,四变量卡诺图,只有,一项,不同,返回目录,输入,输出,Y,A B C,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,0,0,0,0,1,1,1,举重裁判电路卡诺图,返回目录,用卡诺图表示逻辑函数,逻辑函数,最小项之和,对应位置写1其余写0,写成,在卡诺图上,结论：,任何一个逻辑函数都等于它的卡诺图 中填1的那些最小项之和。,返回目录,例,：,用卡诺图表示逻辑函数,解,：,首先把,Y,化成最小项之和的形式,返回目录,1,1,1,1,0,1,0,0,1,0,0,1,0,0,1,0,画出四变量的卡诺图，在对应于函数式中各最小项的位置上填入1 ，其余位置上填入0 ，就得到如下,Y,的卡诺图,返回目录,例,1,：,化简,20.,5,.,4,逻辑函数的化简,1.,应用逻辑代数运算法则化简,（,1,）并项法,例,2,：,化简,（,2,）配项法,例,3,：,化简,（,3,）加项法,（,4,）消因子法,吸收,例,4,：,化简,（,5,）吸收法,利用,可将,AB,项消去。,例,5,：,返回目录,（,6,）消项法,利用,将,BC,项消去,例,6,：,返回目录,例,7,：,化简,吸收,吸收,吸收,吸收,2. 应用卡诺图化简,用卡诺图化简的思想就是利用基本定律,把互反的变量消去,使两个乘积项合并为一个乘积项。,利用卡诺图化简的规则：,将取值为 “1”的相邻小方格圈成矩形，相邻小方格包括最上 行与最下行及最左列与最右列同列或同行两端的两个小方格。,圈的个数应最少，圈内小方格个数应尽可能多。,所圈取值为 “1”的相邻小方格的个数应为,2,n,个,每圈一个新的圈时，必须包含至少一个从未圈过的最小项。,每一个取值为 “1” 的小方格可被圈多次。,返回目录,例,1,：用卡诺图化简逻辑函数,画出四变量的卡诺图,把函数,所具有的最小项为的填入相应的小方格中,将函数式中没有出现最小项的位置填,圈取值为1的小方格,个数为,n,小方格尽可能地多取。,消去取值不同的变量,将得到的三个最小项相加，得,不能采用的圈小方格的方法：,AB,CD,00,01,11,10,00,01,11,10,返回目录,例,2,：化简,Y,(,A,B,C,D,)=,(0,2,3,5,6,8,9,10,11,12,13,14,15),AB,CD,00,01,11,10,00,01,11,10,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,0,A,返回目录,思考题：,试用卡诺图表示式,从图上能否看出这已是最简式？,返回目录,20.,6,.1 组合逻辑电路的分析,组合逻辑电路的分析所要完成的工作是通过分析找出电路的逻辑功能来。,分析组合逻辑电路的步骤,：,逻辑图,逻辑式,运用逻辑,代数化简,真值表,分析,功能,返回目录,20.,6,组合逻辑电路的分析和设计,例,1,：,分析下面的逻辑图,&,&,&,&,B,A,Y,Y,2,Y,1,X,G,1,G,2,G,3,G,4,返回目录,输入,输出,Y,A B,0 0,0 1,1 0,1 1,0,1,1,0,逻辑状态表,逻辑功能,：当输入端,A,和,B,不是同为1或0时，输出为1；,否则，输出为0。,异或门,例,2,：,分析下图的逻辑功能,Y,&,&,1,.,B,A,&,C,1,0,1,A,A,写出逻辑式：,=,AC +BC,Y=,AC BC,设：,C,=1,封锁,打开,选通,A,信号,B,Y,&,&,1,.,B,A,&,C,0,1,1,设：,C=0,封锁,选通,B,信号,打开,例,2,：,分析下图的逻辑功能,B,写出逻辑式：,=,AC +BC,Y=,AC BC,20.,6,.2 组合逻辑电路的设计,组合逻辑电路的 设计工作,是要求设计者按照给定的具体逻辑要求设计出最简单的逻辑电路。,设计组合逻辑电路的步骤：,逻辑,要求,逻辑,状态表,逻辑式,化简,或变换,逻辑图,返回目录,例,1,：,旅客列车分特快、直快和普快，并依此为优先,通行次序。某站在同一时间只能有一趟列车从车站,开出，即只能给出一个开车信号，试画出满足上述,要求的逻辑电路。,设,A、B、C,分别代表特快、直快、普快,开车信号分别为,Y,A,、 Y,B,、 Y,C,返回目录,解：,由题中给出的逻辑要求，列逻辑状态表,0,1,0,0,0,0,0,0,0,0,1,1,0,0,0,0,Y,C,0,0,0,0,1,1,1,1,0,1,0,1,0,1,0,1,0,0,1,1,0,0,1,1,0,0,0,0,1,1,1,1,Y,B,Y,A,C,B,A,返回目录,对已写出的函数式化简,&,&,&,&,返回目录,例,2,：,有三个输入变量,A、B、C,，,当输入端有偶数个,1时，给出一个指示信号，试用与非门实现。,解：,根据要求写出逻辑状态表,A,B,C,Y,0,0,0,0,1,1,1,1,0,0,1,1,0,0,1,1,0,1,0,1,0,1,0,1,0,0,0,1,0,1,1,0,返回目录,规定：输入有偶数个1时，输出用高电平表示,题中要求用与非门实现,将上式进行变换成,与非式,根据真值表，可写出如下的函数式,返回目录,根据上面的逻辑函数式，画出逻辑图。,&,&,&,&,&,&,&,返回目录,2.,应用“与非”门构成“或”门电路,1.,应用“与非”门构成“与”门电路,A,Y,&,B,&,B,A,Y,&,&,&,由逻辑代数运算法则：,由逻辑代数运算法则：,用 “与非”门构成基本门电路,&,Y,A,3.,应用“与非”门构成“非”门电路,4.,用“与非”门构成“或非”门,Y,B,A,&,&,&,&,由逻辑代数运算法则：,例,3:,某工厂有,A,、,B,、,C,三个车间和一个自备电站，站内有两台发电机,G,1,和,G,2,。,G,1,的容量是,G,2,的两倍。如果一个车间开工，只需,G,2,运行即可满足要求；如果两个车间开工，只需,G,1,运行，如果三个车间同时开工，则,G,1,和,G,2,均需运行。试画出控制,G,1,和,G,2,运行的逻辑图。,设：,A,、,B,、,C,分别表示三个车间的开工状态：,开工为“,1”,，不开工为“,0”,；,G,1,和,G,2,运行为“,1”,，不运行为“,0”,。,逻辑要求：如果一个车间开工，只需,G,2,运行即可满足要求；如果两个车间开工，只需,G,1,运行，如果三个车间同时开工，则,G,1,和,G,2,均需运行。,开工,“,1”,不开工,“,0”,运行,“,1”,不运行,“,0”,(1),根据逻辑要求列状态表,0,1,1,1,0,0,1,0,1,0,0,0,1,1,0,1,1 0 1,0 0 1,0 1 0,0 1 1,1 0 0,1 1 0,1 1 1,0 0 0,A B C,G,1,G,2,(2),由状态表写出逻辑式,A,BC,00,1,0,01,11,10,1,1,1,1,或由卡图诺可得相同结果,(3),化简逻辑式可得：,1 0 1,0 0 1,0 1 0,0 1 1,1 0 0,1 1 0,1 1 1,0 0 0,0,1,1,1,0,0,1,0,A B C,G,1,G,2,1,0,0,0,1,1,0,1,(4),用“与非”门构成逻辑电路,由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。,A,BC,00,1,0,01,11,10,1,1,1,1,(5),画出逻辑图,A,B,C,A,B,C,&,&,&,&,&,&,&,&,&,G,1,G,2,&,&,&,20.,7,.,1,半加器,“,半加,”,就是求本位和，不考虑低位进来的进位数。,半加和,进位,返回目录,20.,7,加法器,半加器逻辑状态表,A,B,C,S,0,0,1,1,0,1,0,1,0,0,0,1,0,1,1,0,逻辑式,半加器符号,&,1,逻辑图,返回目录,20.,7,.,2,全加器,在多位数相加时，两个待加数 和 还要,考虑来自低位的进位数 ，由此得出本位和数,（全加和数） 和进位数,0,1,1,0,1,0,0,1,0,0,0,1,0,1,1,1,0,1,0,1,0,1,0,1,0,0,1,1,0,0,1,1,0,0,0,0,1,1,1,1,全加器逻辑状态表,根据逻辑状态表，写出逻辑函数式,A,i,B,i,C,i-1,1,&,1,S,i,1,C,i,1,逻辑图,半加和：,所以：,根据逻辑状态表，写出逻辑函数式,返回目录,逻辑符号,返回目录,半加器构成的全加器,1,B,i,A,i,C,i-1,S,i,C,i,C,O,C,O,思考题,：,试说明,各式的含义,返回目录,20.8,编码器,把二进制码按一定规律编排，使每组代码具有一特定的含义，,称为编码。,具有编码功能的逻辑电路称为编码器。,n,位二进制代码有,2,n,种组合，可以表示,2,n,个信息。,要表示,N,个信息所需的二进制代码应满足,2,n,N,20.8.1,二进制编码器,将输入信号编成二进制代码的电路。,2,n,个,n,位,编码器,高低电平信号,二进制代码,例：,设计一个编码器，满足以下要求：,(1),将,I,0,、,I,1,、,I,7,8,个信号编成二进制代码。,(2),编码器每次只能对一个信号进行编码，不,允许两个或两个以上的信号同时有效。,(3),设输入信号高电平有效。,（,1,）,确定二进制代码的位数,因为输入有八个信号，所以输出的是三位二进制代码,（,2,） 列编码表,编码表,是把待编码的八个信号和二进制代码列成的表格,返回目录,三位二进制编码表,输入,输 出,Y,2,Y,1,Y,0,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,返回目录,（,3,）,由编码表写出逻辑式,返回目录,（4）,由逻辑式画出逻辑图,1,1,1,1,1,1,1,&,&,&,返回目录,20.,8,.2 二十进制编码器,二十进制编码器是将十进制的十个数码,0、1、2、,3、4、5、6、7、8、9,编成二进制代码的电路，,这种代码又称为,BCD,码。,（,1,）确定二进制代码的位数,输入有十个数码，输出应是四位二进制代码。,输入：,I,0,I,9,输出：,Y,3,Y,0,（2）列编码表,返回目录,输入,Y,3,Y,2,Y,1,Y,0,I,0,0,0,0,0,I,1,0,0,0,1,I,2,0,0,1,0,I,3,0,0,1,1,I,4,0,1,0,0,I,5,0,1,0,1,I,6,0,1,1,0,I,7,0,1,1,1,I,8,1,0,0,0,I,9,1,0,0,1,8421,码编码表,返回目录,（3） 由编码表写出逻辑式,返回目录,（,4,） 画逻辑图,返回目录,20.,8,.3 优先编码器,优先编码器是考虑输入信号的优先级别的编码器，常用的优先编码器为,CT74LS147,其编码表如下:,1 1 1 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1 1 1 1 1 1,0,x x x x x x x x,1 0,x x x x x x x,1 1 0,x,x x x x x,1 1 1 0,x x x x x,1 1 1 1 0,x x x x,1 1 1 1 1 0,x x x,1 1 1 1 1 1 0,x x,1 1 1 1 1 1 1 0,x,1 1 1 1 1 1 1 1 0,20.,9,译码器和数字显示,20.,9,.1,二进制译码器,译码是将二进制代码按其编码时的原意,译成对应的信号或十进制数码。,如：,三位二进制代码,八个对应信号,（1）列出译码器的状态表,输出是一组高、低电平信号。,二进制译码器,输入是一组二进制代码，,返回目录,0 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1,1 1 0 1 1 1 1 1,1 1 1 0 1 1 1 1,1 1 1 1 0 1 1 1,1 1 1 1 1 0 1 1,1 1 1 1 1 1 0 1,1 1 1 1 1 1 1 0,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,A B C,输 出,输入,三位二进制译码器的状态表,返回目录,（2）由状态表写出逻辑式,（3）由逻辑式画出逻辑图,返回目录,1,0,1,1,1,1,1,1,1,1,0,三位二进制译码器逻辑图,3线8线译码器,返回目录,常用的,3线8线,译码器是,CT74LS138,为扩大使用功能，,CT74LS138,除了三个输入端外，,增加了使能端,S,1,、S,2,、S,3,。,当,S,1,1,且,S,2,S,3,0,时译码器进行译码工作，,不满足此条件，输出端输出高电平。,返回目录,CT74LS139,型译码器,(a),外引线排列图；,(b),逻辑图,(a),GND,1,Y,3,1,Y,2,1,Y,1,1,Y,0,1,A,1,1,A,0,1,S,8,7,6,5,4,3,2,1,2Y,2,2Y,3,2Y,1,2Y,0,2A,1,2A,0,2S,+,U,CC,10,9,16,15,14,13,12,11,CT74LS139,(b),1,1,1,1,1,&,Y,0,&,Y,1,&,Y,2,&,Y,3,S,A,0,A,1,输 入,输 出,S,A,0,A,1,Y,0,1,1,0,0,0,0,0,1,1,0,0,1,1,0,1,1,1,0,139,功能表,Y,1,Y,2,Y,3,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,CT74LS139,型,译码器,双,2/4,线译码器,A,0,、,A,1,是输入端,Y,0,Y,3,是输出端,S,是使能端,S,= 0,时译码器工作,输出低电平有效,例,1,：,利用译码器分时将采样数据送入计算机,总线,2-4,线译码器,A,B,C,D,三态门,三态门,三态门,三态门,译码器工作,总线,译码器工作,工作原理：,(,以,A,1,A,0,= 00,为例,),0,0,0,总线,2-4,线译码器,A,B,C,D,三态门,三态门,三态门,三态门,脱离总线,数据,全为“,1”,例,2,：试用译码器实现逻辑式,Y=AB+BC+AC,解：,由于是三变量函数，故选用,74LS138,译码器。,将逻辑式用最小项表示,将输入变量,A,B,C,分别对应地接到译码器的输入端,A,2,A,1,A,0,。由,74LS138,的逻辑式可得出,因此得出：,逻辑图如下：,A,B,C,Y,&,1,A,2,A,1,A,0,S,3,S,2,S,1,74LS138,20.9.2,二,-,十进制显示译码器,在数字电路中，常常需要,把运算结果用十进制 数显示出来，,这就要用,显示译码器和,数码显示器件（数码管,),。,二,十进制代码,译码器,驱动器,显示器,20.,9.2,二十进制显示译码器,数码显示器件,半导体数码管,荧光数码管,辉光数码管,液晶显示器,返回目录,1. 半导体数码管(,LED,数码管),内部是一个,结,外加电压,返回目录,g,f,e,d,c,b,a,例：,共阴极接法,a,b,c,d,e,f,g,0 1 1 0 0 0 0,1 1 0 1 1 0 1,低电平时发光,高电平时发光,共阳极接法,a,b,c,g,d,e,f,+,d,g,f,e,c,b,a,g,f,e,d,c,b,a,共阴极接法,a,b,c,d,e,f,g,2. 七段显示译码器,功能：,把8421二十进制代码译成对应于数码管的七,个字段信号，驱动数码管，显示出相应的十进制数码,常用的器件为,CT74LS247,返回目录,控制端,输入端,输出端,试灯输入端,灭灯输入端,灭,0,输入端,返回目录,七段显示译码器状态表,g,f,e,d,c,b,a,Q,3,Q,2,Q,1,Q,0,a,b,c,d,e,f g,0 0 0 0 1 1 1 1 1 1 0 0,0 0 0 1 0 1 1 0 0 0 0 1,0 0 1 0 1 1 0 1 1 0 1 2,0 0 1 1 1 1 1 1 0 0 1 3,0 1 0 0 0 1 1 0 0 1 1 4,0 1 0 1 1 0 1 1 0 1 1 5,0 1 1 0 1 0 1 1 1 1 1 6,0 1 1 1 1 1 1 0 0 0 0 7,1 0 0 0 1 1 1 1